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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[82].noOutstandingReqsAtEndOfSim_A	0	0	363	363	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	41168999	49538	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	363	363	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	24301284	24242928	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	24301284	24242928	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	24301284	63577	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	161	161	0	0
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tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	24301284	24251865	0	483
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	8704622	8704461	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	24301284	24301123	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	715	554	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	707	546	0	0
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tb.dut.u_reg_regs.rePulse	0	0	41168767	1463	0	0
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tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	363	363	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	363	363	0	0
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tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	363	363	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	363	363	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	363	363	0	0
tb.dut.u_reg_regs.wePulse	0	0	41168767	1609	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	161	161	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	24301284	24253986	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	24301284	24253986	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	161	161	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	24301284	24253986	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	161	161	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	161	161	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	161	161	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	24301284	24253986	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	24301284	24253986	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	161	161	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	24301284	24253986	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	161	161	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	161	161	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_en_sync.gen_flops.OutputDelay_A	0	0	24301284	24251865	0	483
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	24301284	24251865	0	483

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	41168999	0	0	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	41168999	0	0	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	41168999	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	41168999	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	41168999	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	41168999	0	0	0
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tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	41168999	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	41168999	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	41168999	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	41168999	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	41168999	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	41168999	3421	3421	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	41168999	2119	2119	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	41168999	370	370	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	41168999	1569	1569	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	41168999	1718	1718	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	41168999	45990	45990	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	41168999	168458	168458	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	41168999	158318	158318	75
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	41168999	8	8	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	41168999	1083	1083	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	41168999	11103	11103	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	41168999	3373	3373	0
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	41168999	370	370	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	41168999	1569	1569	0
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tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	41168999	45990	45990	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	41168999	8	8	0
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