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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	51817776	82283	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	51817776	22021	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	27627547	5	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	51817776	82283	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	51817776	82283	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	376	376	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	26711344	26642705	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	26711344	86173	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	166	166	0	0
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tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	26711344	26668292	0	498
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	11795795	11795629	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	26711344	26711178	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	646	480	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	622	456	0	0
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tb.dut.u_reg_regs.rePulse	0	0	51817534	1958	0	0
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tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	376	376	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	376	376	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	376	376	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	376	376	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	376	376	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	376	376	0	0
tb.dut.u_reg_regs.wePulse	0	0	51817534	1499	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	166	166	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	26711344	26670158	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	26711344	26670158	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	166	166	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	26711344	26670158	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	166	166	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	166	166	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	166	166	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	26711344	26670158	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	26711344	26670158	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	166	166	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	26711344	26670158	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	166	166	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	166	166	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_en_sync.gen_flops.OutputDelay_A	0	0	26711344	26668292	0	498
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	26711344	26668292	0	498

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	51817776	0	0	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	51817776	0	0	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	51817776	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	51817776	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	51817776	4735	4735	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	51817776	3145	3145	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	51817776	331	331	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	51817776	2336	2336	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	51817776	2798	2798	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	51817776	37492	37492	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	51817776	184252	184252	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	51817776	163988	163988	80
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	51817776	4	4	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	51817776	966	966	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	51817776	11068	11068	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	51817776	4688	4688	0
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	51817776	3145	3145	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	51817776	331	331	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	51817776	2336	2336	0
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tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	51817776	37492	37492	0
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