Design subhierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

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NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
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u_reg 99.65 99.53 99.37 100.00 99.35 100.00
subtree...
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gen_normal_fifo.u_fifo_cnt 93.64 100.00 90.00 90.91
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gen_normal_fifo.u_fifo_cnt 81.58 92.00 80.00 72.73
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u_prim_sync_reqack 88.12 95.83 66.67 90.00 100.00
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u_spid_status 92.61 100.00 88.46 98.63 83.33
u_csb_rst_scan_mux 64.81 100.00 44.44 50.00
gen_generic.u_impl_generic 64.81 100.00 44.44 50.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
u_stage_to_commit 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sw_status_update_sync 99.00 100.00 96.00 100.00 100.00
sync_rptr 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
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u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
sync_wptr 100.00 100.00 100.00
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u_sync_1 100.00 100.00 100.00
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u_sync_1 100.00 100.00 100.00
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u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sys_sram_arbiter 89.65 100.00 76.47 96.43 85.71
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u_req_fifo 92.36 100.00 75.00 94.44 100.00
gen_normal_fifo.u_fifo_cnt 93.64 100.00 90.00 90.91
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gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_tlul2sram_egress 71.47 82.11 59.19 63.33 81.25
u_err 67.62 76.92 68.57 25.00 100.00
u_reqfifo 88.33 95.00 75.00 83.33 100.00
gen_normal_fifo.u_fifo_cnt 81.58 92.00 80.00 72.73
u_rsp_gen 91.67 83.33 100.00
u_rspfifo 61.36 85.00 45.45 55.00 60.00
gen_normal_fifo.u_fifo_cnt 63.15 84.00 60.00 45.45
u_sram_byte 100.00 100.00 100.00
u_sramreqfifo 61.32 82.50 47.22 55.56 60.00
gen_normal_fifo.u_fifo_cnt 63.15 84.00 60.00 45.45
u_tlul_data_integ_enc_data 0.00 0.00
u_data_gen 0.00 0.00
u_tlul_data_integ_enc_instr 0.00 0.00
u_data_gen 0.00 0.00
u_tlul2sram_ingress 86.64 88.21 73.90 84.44 100.00
u_err 91.16 100.00 77.14 87.50 100.00
u_reqfifo 88.33 95.00 75.00 83.33 100.00
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