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tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	904	904	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	317152341	317035599	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	317152341	317035599	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	904	904	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	317152341	317035599	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	904	904	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	904	904	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	317152341	317023212	0	2712

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	318393409	658831	658831	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	318393409	113273	113273	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	318393409	112737	112737	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	318393409	21512	21512	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	318393409	70252	70252	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	318393409	11415	11415	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	318393409	40283	40283	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	318393409	11468074	11468074	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	318393409	27717731	27717731	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	318393409	16301354	16301354	693
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	318393409	255	255	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	318393409	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	318393409	79	79	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	318393409	46	46	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	318393409	21	21	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	318393409	53	53	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	318393409	52	52	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	318393409	1253	1253	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	318393409	2676	2676	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	318393409	1172797	1172797	815

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	318393409	658831	658831	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	318393409	113273	113273	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	318393409	112737	112737	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	318393409	21512	21512	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	318393409	70252	70252	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	318393409	11415	11415	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	318393409	40283	40283	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	318393409	11468074	11468074	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	318393409	27717731	27717731	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	318393409	16301354	16301354	693
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	318393409	255	255	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	318393409	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	318393409	79	79	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	318393409	46	46	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	318393409	21	21	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	318393409	53	53	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	318393409	52	52	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	318393409	1253	1253	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	318393409	2676	2676	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	318393409	1172797	1172797	815