Unified Coverage Report :: Design subhierarchy

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NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT

sram_ctrl_regs_csr_assert	100.00						100.00
tlul_assert_device_ram	100.00	100.00				100.00	100.00
tlul_assert_device_regs	100.00	100.00				100.00	100.00
u_lfsr	100.00			100.00
u_prim_alert_sender_parity	100.00			100.00
u_prim_count	100.00			100.00
u_prim_lc_sync	100.00	100.00				100.00	100.00
gen_buffs[0].gen_bits[0].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[0].gen_bits[1].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[0].gen_bits[2].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[0].gen_bits[3].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[1].gen_bits[0].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[1].gen_bits[1].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[1].gen_bits[2].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[1].gen_bits[3].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_flops.u_prim_flop_2sync	100.00	100.00				100.00
u_sync_1	100.00	100.00				100.00
gen_generic.u_impl_generic	100.00	100.00				100.00
u_sync_2	100.00	100.00				100.00
gen_generic.u_impl_generic	100.00	100.00				100.00
u_prim_ram_1p_scr	98.40	100.00	92.00	100.00		100.00	100.00
gen_addr_scr.u_prim_subst_perm	100.00	100.00
gen_diffuse_data[0].u_prim_subst_perm_dec	100.00	100.00
gen_diffuse_data[0].u_prim_subst_perm_enc	100.00	100.00
gen_par_scr[0].u_prim_prince	100.00			100.00
u_intg_error	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
u_prim_ram_1p_adv	100.00	100.00	100.00			100.00	100.00
u_mem	100.00	100.00				100.00	100.00
gen_generic.u_impl_generic	100.00	100.00				100.00	100.00
u_prim_sync_reqack_data	100.00	100.00	100.00			100.00	100.00
u_prim_sync_reqack	100.00	100.00	100.00			100.00	100.00
gen_nrz_hs_protocol.ack_sync	100.00	100.00				100.00
u_sync_1	100.00	100.00				100.00
gen_generic.u_impl_generic	100.00	100.00				100.00
u_sync_2	100.00	100.00				100.00
gen_generic.u_impl_generic	100.00	100.00				100.00
gen_nrz_hs_protocol.req_sync	100.00	100.00				100.00
u_sync_1	100.00	100.00				100.00
gen_generic.u_impl_generic	100.00	100.00				100.00
u_sync_2	100.00	100.00				100.00
gen_generic.u_impl_generic	100.00	100.00				100.00
u_reg_regs	99.92	100.00	99.58	100.00		100.00	100.00
u_alert_test	100.00	100.00
u_chk	100.00	100.00		100.00			100.00
u_chk	100.00			100.00
u_tlul_data_integ_dec	100.00	100.00		100.00
u_data_chk	100.00			100.00
u_ctrl0_qe	100.00	100.00				100.00
gen_generic.u_impl_generic	100.00	100.00				100.00
u_ctrl_init	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00	100.00			100.00
u_ctrl_regwen	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00	100.00
u_ctrl_renew_scr_key	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00	100.00			100.00
u_exec	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00	100.00			100.00
u_exec_regwen	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00	100.00
u_prim_reg_we_check	100.00	100.00		100.00
u_prim_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
u_prim_onehot_check	100.00			100.00
u_reg_if	99.69	100.00	98.75			100.00	100.00
u_err	100.00	100.00	100.00			100.00	100.00
u_rsp_intg_gen	100.00	100.00					100.00
u_rsp_intg_gen	100.00	100.00					100.00
gen_data_intg.u_tlul_data_integ_enc	100.00	100.00
u_data_gen	100.00	100.00
gen_rsp_intg.u_rsp_gen	100.00	100.00
u_scr_key_rotated	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00	100.00
u_status_bus_integ_error	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00
u_status_escalated	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00
u_status_init_done	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00
u_status_init_error	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00
u_status_scr_key_seed_valid	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00
u_status_scr_key_valid	100.00	100.00	100.00			100.00
wr_en_data_arb	100.00	100.00
u_tlul_adapter_sram	98.79	99.45	96.30	100.00	100.00	96.99	100.00
gen_cmd_intg_check.u_cmd_intg_chk	100.00	100.00		100.00			100.00
u_chk	100.00			100.00
u_tlul_data_integ_dec	100.00	100.00		100.00
u_data_chk	100.00			100.00
u_err	100.00	100.00	100.00			100.00	100.00
u_reqfifo	100.00	100.00	100.00			100.00	100.00
gen_normal_fifo.u_fifo_cnt	100.00	100.00	100.00			100.00
u_rsp_gen	100.00	100.00					100.00
gen_rsp_intg.u_rsp_gen	100.00	100.00
u_rspfifo	100.00	100.00	100.00	100.00		100.00	100.00
gen_normal_fifo.u_fifo_cnt	100.00	100.00	100.00	100.00		100.00
gen_secure_ptrs.u_rptr	100.00			100.00
gen_secure_ptrs.u_wptr	100.00			100.00
u_sram_byte	97.81	98.68	96.36		100.00	94.00	100.00
gen_integ_handling.u_sync_fifo	90.73	95.00	86.67			81.25	100.00
gen_normal_fifo.u_fifo_cnt	81.58	92.00	80.00			72.73
gen_integ_handling.u_sync_fifo_a_size	100.00	100.00	100.00			100.00	100.00
gen_normal_fifo.u_fifo_cnt	100.00	100.00	100.00			100.00
gen_integ_handling.u_tlul_data_integ_enc	100.00	100.00
u_data_gen	100.00	100.00
u_sramreqfifo	96.11	100.00	90.00			94.44	100.00
gen_normal_fifo.u_fifo_cnt	93.64	100.00	90.00			90.91
u_tlul_data_integ_enc	100.00	100.00
u_data_gen	100.00	100.00
u_tlul_lc_gate	96.85	100.00	100.00		100.00	96.77	87.50
gen_lc_gating_muxes[0].u_prim_blanker_d2h	100.00	100.00
u_blank_and	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_lc_gating_muxes[0].u_prim_blanker_h2d	100.00	100.00
u_blank_and	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_lc_gating_muxes[1].u_prim_blanker_d2h	100.00	100.00
u_blank_and	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_lc_gating_muxes[1].u_prim_blanker_h2d	100.00	100.00
u_blank_and	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
u_err_en_sync	100.00	100.00					100.00
gen_buffs[0].gen_bits[0].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[0].gen_bits[1].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[0].gen_bits[2].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[0].gen_bits[3].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[1].gen_bits[0].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[1].gen_bits[1].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[1].gen_bits[2].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
gen_buffs[1].gen_bits[3].u_prim_buf	100.00	100.00
u_secure_anchor_buf	100.00	100.00
gen_generic.u_impl_generic	100.00	100.00
u_state_regs	100.00	100.00				100.00	100.00
u_state_flop	100.00	100.00				100.00
gen_generic.u_impl_generic	100.00	100.00				100.00
u_tlul_err_resp	100.00	100.00	100.00			100.00	100.00
u_intg_gen	100.00	100.00					100.00
gen_data_intg.u_tlul_data_integ_enc	100.00	100.00
u_data_gen	100.00	100.00
gen_rsp_intg.u_rsp_gen	100.00	100.00