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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	302963359	302855706	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	302963359	302855706	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	887	887	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	302963359	302855706	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	887	887	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	887	887	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	302963359	302843907	0	2661

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	304279946	795875	795875	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	304279946	207048	207048	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	304279946	206479	206479	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	304279946	37707	37707	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	304279946	129122	129122	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	304279946	19613	19613	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	304279946	73022	73022	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	304279946	11707552	11707552	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	304279946	25196304	25196304	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	304279946	13695207	13695207	679
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	304279946	343	343	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	304279946	79	79	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	304279946	87	87	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	304279946	56	56	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	304279946	25	25	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	304279946	56	56	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	304279946	46	46	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	304279946	1254	1254	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	304279946	3263	3263	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	304279946	10835	10835	799

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	304279946	795875	795875	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	304279946	207048	207048	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	304279946	206479	206479	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	304279946	37707	37707	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	304279946	129122	129122	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	304279946	19613	19613	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	304279946	73022	73022	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	304279946	11707552	11707552	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	304279946	25196304	25196304	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	304279946	13695207	13695207	679
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	304279946	343	343	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	304279946	79	79	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	304279946	87	87	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	304279946	56	56	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	304279946	25	25	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	304279946	56	56	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	304279946	46	46	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	304279946	1254	1254	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	304279946	3263	3263	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	304279946	10835	10835	799