Module Definition
dashboard | hierarchy | modlist | groups | tests | asserts

Module : prim_subreg_arb
SCORELINECONDTOGGLEFSMBRANCHASSERT
88.89 66.67 100.00 100.00

Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv

Module self-instances :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb.dut.u_reg.u_wake_events_module_active.wr_en_data_arb 0.00 0.00
tb.dut.u_reg.u_wake_events_disconnected.wr_en_data_arb 0.00 0.00
tb.dut.u_reg.u_wake_events_bus_reset.wr_en_data_arb 0.00 0.00
tb.dut.u_reg.u_in_sent_sent_0.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_1.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_2.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_3.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_4.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_5.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_6.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_7.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_8.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_9.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_10.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_in_sent_sent_11.wr_en_data_arb 80.00 100.00 60.00
tb.dut.u_reg.u_configin_0_pend_0.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_1_pend_1.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_2_pend_2.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_3_pend_3.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_4_pend_4.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_5_pend_5.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_6_pend_6.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_7_pend_7.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_8_pend_8.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_9_pend_9.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_10_pend_10.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_configin_11_pend_11.wr_en_data_arb 90.00 100.00 80.00
tb.dut.u_reg.u_usbctrl_device_address.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_0.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_1.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_2.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_3.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_4.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_5.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_6.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_7.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_8.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_9.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_10.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_rxenable_out_out_11.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_0.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_1.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_2.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_3.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_4.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_5.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_6.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_7.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_8.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_9.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_10.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_out_stall_endpoint_11.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_0.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_1.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_2.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_3.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_4.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_5.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_6.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_7.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_8.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_9.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_10.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_in_stall_endpoint_11.wr_en_data_arb 95.24 100.00 85.71 100.00
tb.dut.u_reg.u_intr_state_pkt_received.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_pkt_sent.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_disconnected.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_host_lost.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_link_reset.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_link_suspend.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_link_resume.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_av_empty.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_rx_full.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_av_overflow.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_link_in_err.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_rx_crc_err.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_rx_pid_err.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_rx_bitstuff_err.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_frame.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_powered.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_state_link_out_err.wr_en_data_arb 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_pkt_received.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_pkt_sent.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_disconnected.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_host_lost.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_link_reset.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_link_suspend.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_link_resume.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_av_empty.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_full.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_av_overflow.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_link_in_err.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_crc_err.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_pid_err.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_bitstuff_err.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_frame.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_powered.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_intr_enable_link_out_err.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_usbctrl_enable.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_usbctrl_resume_link_active.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_avbuffer.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_0_buffer_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_0_size_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_0_rdy_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_1_buffer_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_1_size_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_1_rdy_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_2_buffer_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_2_size_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_2_rdy_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_3_buffer_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_3_size_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_3_rdy_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_4_buffer_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_4_size_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_4_rdy_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_5_buffer_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_5_size_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_5_rdy_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_6_buffer_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_6_size_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_6_rdy_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_7_buffer_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_7_size_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_7_rdy_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_8_buffer_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_8_size_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_8_rdy_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_9_buffer_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_9_size_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_9_rdy_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_10_buffer_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_10_size_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_10_rdy_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_11_buffer_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_11_size_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_configin_11_rdy_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_out_iso_iso_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_in_iso_iso_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_1.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_2.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_3.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_4.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_5.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_6.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_7.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_8.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_9.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_10.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_11.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dp_o.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dn_o.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_d_o.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_se0_o.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_oe_o.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_rx_enable_o.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dp_pullup_en_o.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dn_pullup_en_o.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_en.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_config_use_diff_rcvr.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_config_tx_use_d_se0.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_config_eop_single_bit.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_config_pinflip.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_config_usb_ref_disable.wr_en_data_arb 100.00 100.00 100.00 100.00
tb.dut.u_reg.u_phy_config_tx_osc_test_mode.wr_en_data_arb 100.00 100.00 100.00 100.00

Line Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )
Line Coverage for Module self-instances :
SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_pkt_received.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_pkt_sent.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_disconnected.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_host_lost.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_link_reset.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_link_suspend.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_link_resume.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_av_empty.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_rx_full.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_av_overflow.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_link_in_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_rx_crc_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_rx_pid_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_rx_bitstuff_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_frame.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_powered.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_state_link_out_err.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_0.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_1.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_2.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_3.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_4.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_5.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_6.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_7.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_8.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_9.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_10.wr_en_data_arb

SCORELINE
80.00 100.00
tb.dut.u_reg.u_in_sent_sent_11.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_0_pend_0.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_1_pend_1.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_2_pend_2.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_3_pend_3.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_4_pend_4.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_5_pend_5.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_6_pend_6.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_7_pend_7.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_8_pend_8.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_9_pend_9.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_10_pend_10.wr_en_data_arb

SCORELINE
90.00 100.00
tb.dut.u_reg.u_configin_11_pend_11.wr_en_data_arb

Line No.TotalCoveredPercent
TOTAL22100.00
CONT_ASSIGN8811100.00
CONT_ASSIGN11011100.00
WARNING: The source file '/workspace/default/sim-vcs/../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv' or '../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv' was not found, so annotated line coverage report could not be generated.
Line No.CoveredStatements
88 1 1
110 1 1


Line Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=7,SwAccess=0,Mubi=0 + DW=5,SwAccess=0,Mubi=0 )
Line Coverage for Module self-instances :
SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_pkt_received.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_pkt_sent.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_disconnected.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_host_lost.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_reset.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_suspend.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_resume.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_av_empty.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_full.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_av_overflow.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_in_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_crc_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_pid_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_bitstuff_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_frame.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_powered.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_out_err.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_usbctrl_enable.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_usbctrl_resume_link_active.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_usbctrl_device_address.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_avbuffer.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_11.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_0.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_1.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_2.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_3.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_4.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_5.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_6.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_7.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_8.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_9.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_10.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_rxenable_out_out_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_11.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_0.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_1.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_2.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_3.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_4.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_5.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_6.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_7.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_8.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_9.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_10.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_out_stall_endpoint_11.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_0.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_1.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_2.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_3.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_4.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_5.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_6.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_7.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_8.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_9.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_10.wr_en_data_arb

SCORELINE
95.24 100.00
tb.dut.u_reg.u_in_stall_endpoint_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_0_buffer_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_0_size_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_0_rdy_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_1_buffer_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_1_size_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_1_rdy_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_2_buffer_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_2_size_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_2_rdy_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_3_buffer_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_3_size_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_3_rdy_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_4_buffer_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_4_size_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_4_rdy_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_5_buffer_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_5_size_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_5_rdy_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_6_buffer_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_6_size_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_6_rdy_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_7_buffer_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_7_size_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_7_rdy_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_8_buffer_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_8_size_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_8_rdy_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_9_buffer_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_9_size_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_9_rdy_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_10_buffer_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_10_size_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_10_rdy_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_11_buffer_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_11_size_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_configin_11_rdy_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_1.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_2.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_3.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_4.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_5.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_6.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_7.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_8.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_9.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_10.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_11.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dp_o.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dn_o.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_d_o.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_se0_o.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_oe_o.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_rx_enable_o.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dp_pullup_en_o.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dn_pullup_en_o.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_en.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_config_use_diff_rcvr.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_config_tx_use_d_se0.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_config_eop_single_bit.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_config_pinflip.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_config_usb_ref_disable.wr_en_data_arb

SCORELINE
100.00 100.00
tb.dut.u_reg.u_phy_config_tx_osc_test_mode.wr_en_data_arb

Line No.TotalCoveredPercent
TOTAL22100.00
CONT_ASSIGN3311100.00
CONT_ASSIGN3411100.00
CONT_ASSIGN3900
WARNING: The source file '/workspace/default/sim-vcs/../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv' or '../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv' was not found, so annotated line coverage report could not be generated.
Line No.CoveredStatements
33 1 1
34 1 1
39 unreachable


Line Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 )
Line Coverage for Module self-instances :
SCORELINE
0.00 0.00
tb.dut.u_reg.u_wake_events_module_active.wr_en_data_arb

SCORELINE
0.00 0.00
tb.dut.u_reg.u_wake_events_disconnected.wr_en_data_arb

SCORELINE
0.00 0.00
tb.dut.u_reg.u_wake_events_bus_reset.wr_en_data_arb

Line No.TotalCoveredPercent
TOTAL200.00
CONT_ASSIGN43100.00
CONT_ASSIGN44100.00
CONT_ASSIGN5100
CONT_ASSIGN5200
CONT_ASSIGN5300
WARNING: The source file '/workspace/default/sim-vcs/../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv' or '../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv' was not found, so annotated line coverage report could not be generated.
Line No.CoveredStatements
43 0 1
44 0 1
51 unreachable
52 unreachable
53 unreachable


Cond Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )
Cond Coverage for Module self-instances :
SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_pkt_received.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_pkt_sent.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_disconnected.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_host_lost.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_link_reset.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_link_suspend.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_link_resume.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_av_empty.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_rx_full.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_av_overflow.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_link_in_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_rx_crc_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_rx_pid_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_rx_bitstuff_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_frame.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_powered.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_state_link_out_err.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_0.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_1.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_2.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_3.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_4.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_5.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_6.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_7.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_8.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_9.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_10.wr_en_data_arb

SCORECOND
80.00 60.00
tb.dut.u_reg.u_in_sent_sent_11.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_0_pend_0.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_1_pend_1.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_2_pend_2.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_3_pend_3.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_4_pend_4.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_5_pend_5.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_6_pend_6.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_7_pend_7.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_8_pend_8.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_9_pend_9.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_10_pend_10.wr_en_data_arb

SCORECOND
90.00 80.00
tb.dut.u_reg.u_configin_11_pend_11.wr_en_data_arb

TotalCoveredPercent
Conditions1010100.00
Logical1010100.00
Non-Logical00
Event00

 LINE       88
 EXPRESSION (we | de)
             -1   -2
-1--2-StatusTests
00CoveredT1,T2,T3
01CoveredT1,T2,T3
10CoveredT1,T2,T3

 LINE       110
 EXPRESSION ((de ? d : q) & (we ? ((~wd)) : '1))
             ------1-----   ---------2---------
-1--2-StatusTests
01CoveredT1,T2,T3
10CoveredT1,T2,T3
11CoveredT1,T2,T3

 LINE       110
 SUB-EXPRESSION (de ? d : q)
                 -1
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT1,T2,T3

 LINE       110
 SUB-EXPRESSION (we ? ((~wd)) : '1)
                 -1
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT1,T2,T3

Cond Coverage for Module : prim_subreg_arb ( parameter DW=7,SwAccess=0,Mubi=0 )
Cond Coverage for Module self-instances :
SCORECOND
95.24 85.71
tb.dut.u_reg.u_usbctrl_device_address.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_0_size_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_1_size_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_2_size_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_3_size_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_4_size_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_5_size_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_6_size_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_7_size_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_8_size_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_9_size_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_10_size_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_11_size_11.wr_en_data_arb

TotalCoveredPercent
Conditions77100.00
Logical77100.00
Non-Logical00
Event00

 LINE       33
 EXPRESSION (we | de)
             -1   -2
-1--2-StatusTests
00CoveredT1,T2,T3
01CoveredT1,T2,T3
10CoveredT6,T7,T10

 LINE       34
 EXPRESSION ((we == 1'b1) ? wd : d)
             ------1-----
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT6,T7,T10

 LINE       34
 SUB-EXPRESSION (we == 1'b1)
                ------1-----
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT6,T7,T10

Cond Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 )
Cond Coverage for Module self-instances :
SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_pkt_received.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_pkt_sent.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_disconnected.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_host_lost.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_reset.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_suspend.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_resume.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_av_empty.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_full.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_av_overflow.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_in_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_crc_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_pid_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_rx_bitstuff_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_frame.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_powered.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_intr_enable_link_out_err.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_usbctrl_enable.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_usbctrl_resume_link_active.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_out_enable_enable_11.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_ep_in_enable_enable_11.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_rxenable_setup_setup_11.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_0.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_1.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_2.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_3.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_4.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_5.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_6.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_7.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_8.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_9.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_10.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_rxenable_out_out_11.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_set_nak_out_enable_11.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_0.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_1.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_2.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_3.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_4.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_5.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_6.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_7.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_8.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_9.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_10.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_out_stall_endpoint_11.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_0.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_1.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_2.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_3.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_4.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_5.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_6.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_7.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_8.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_9.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_10.wr_en_data_arb

SCORECOND
95.24 85.71
tb.dut.u_reg.u_in_stall_endpoint_11.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_0_rdy_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_1_rdy_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_2_rdy_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_3_rdy_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_4_rdy_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_5_rdy_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_6_rdy_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_7_rdy_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_8_rdy_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_9_rdy_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_10_rdy_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_11_rdy_11.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_out_iso_iso_11.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_in_iso_iso_11.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_data_toggle_clear_clear_11.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dp_o.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dn_o.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_d_o.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_se0_o.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_oe_o.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_rx_enable_o.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dp_pullup_en_o.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_dn_pullup_en_o.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_pins_drive_en.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_config_use_diff_rcvr.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_config_tx_use_d_se0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_config_eop_single_bit.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_config_pinflip.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_config_usb_ref_disable.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_phy_config_tx_osc_test_mode.wr_en_data_arb

TotalCoveredPercent
Conditions77100.00
Logical77100.00
Non-Logical00
Event00

 LINE       33
 EXPRESSION (we | de)
             -1   -2
-1--2-StatusTests
00CoveredT1,T2,T3
01CoveredT23
10CoveredT6,T7,T9

 LINE       34
 EXPRESSION ((we == 1'b1) ? wd : d)
             ------1-----
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT6,T7,T9

 LINE       34
 SUB-EXPRESSION (we == 1'b1)
                ------1-----
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT6,T7,T9

Cond Coverage for Module : prim_subreg_arb ( parameter DW=5,SwAccess=0,Mubi=0 )
Cond Coverage for Module self-instances :
SCORECOND
100.00 100.00
tb.dut.u_reg.u_avbuffer.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_0_buffer_0.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_1_buffer_1.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_2_buffer_2.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_3_buffer_3.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_4_buffer_4.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_5_buffer_5.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_6_buffer_6.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_7_buffer_7.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_8_buffer_8.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_9_buffer_9.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_10_buffer_10.wr_en_data_arb

SCORECOND
100.00 100.00
tb.dut.u_reg.u_configin_11_buffer_11.wr_en_data_arb

TotalCoveredPercent
Conditions66100.00
Logical66100.00
Non-Logical00
Event00

 LINE       33
 EXPRESSION (we | de)
             -1   -2
-1--2-StatusTests
00CoveredT1,T2,T3
01Unreachable
10CoveredT6,T7,T10

 LINE       34
 EXPRESSION ((we == 1'b1) ? wd : d)
             ------1-----
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT6,T7,T10

 LINE       34
 SUB-EXPRESSION (we == 1'b1)
                ------1-----
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT6,T7,T10

Branch Coverage for Module : prim_subreg_arb
Line No.TotalCoveredPercent
Branches 2 2 100.00
TERNARY 34 2 2 100.00

WARNING: The source file /workspace/default/sim-vcs/../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv' or '../src/lowrisc_prim_subreg_0/rtl/prim_subreg_arb.sv was not found/opened, so annotated branch coverage report could not be generated.

LineNo. Expression -1-: 34 ((we == 1'b1)) ?

Branches:
-1-StatusTests
1 Covered T6,T7,T9
0 Covered T1,T2,T3

0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%