Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_main__regs_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	149115	1			T14	99		T15	32		T16	397
values[2]	3674	1			T53	1		T54	3		T72	4
values[3]	1631	1			T78	1		T84	1		T245	1
values[4]	1318	1			T78	2		T84	1		T139	159
values[5]	995	1			T78	2		T84	1		T139	104
values[6]	855	1			T78	2		T84	1		T139	73
values[7]	758	1			T78	3		T84	1		T139	54
values[8]	753	1			T78	2		T84	1		T139	66
values[9]	639	1			T78	4		T84	1		T139	53
values[10]	532	1			T78	2		T84	1		T139	40
values[11]	441	1			T78	2		T84	1		T139	13
values[12]	417	1			T78	3		T84	1		T139	18
values[13]	410	1			T78	1		T84	1		T139	17
values[14]	356	1			T78	3		T84	1		T139	9
values[15]	296	1			T78	5		T84	1		T311	1
values[16]	256	1			T78	1		T84	1		T311	1
values[17]	264	1			T78	1		T84	1		T311	1
values[18]	237	1			T78	2		T84	1		T311	1
values[19]	226	1			T78	1		T84	1		T311	1
values[20]	219	1			T78	3		T84	1		T311	1
values[21]	229	1			T78	6		T84	1		T311	1
values[22]	190	1			T78	4		T84	1		T311	1
values[23]	220	1			T78	2		T84	1		T311	1
values[24]	221	1			T78	2		T84	1		T311	1
values[25]	202	1			T78	6		T84	1		T311	1
values[26]	146	1			T78	1		T84	1		T311	1
values[27]	113	1			T78	2		T84	1		T311	1
values[28]	88	1			T78	2		T84	1		T311	1
values[29]	91	1			T78	3		T84	1		T311	1
values[30]	69	1			T78	1		T84	1		T311	1
values[31]	76	1			T78	2		T84	1		T311	1
values[32]	100	1			T78	3		T84	1		T311	1
values[33]	109	1			T78	6		T84	1		T311	1
values[34]	103	1			T78	6		T84	1		T311	1
values[35]	107	1			T78	5		T84	1		T311	1
values[36]	73	1			T78	2		T84	1		T311	1
values[37]	66	1			T78	4		T84	1		T311	1
values[38]	67	1			T78	7		T84	1		T311	1
values[39]	66	1			T78	5		T84	1		T311	1
values[40]	72	1			T78	2		T84	1		T311	1
values[41]	83	1			T78	1		T84	1		T311	1
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values[43]	68	1			T78	3		T84	1		T311	1
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values[45]	68	1			T78	4		T84	1		T311	1
values[46]	62	1			T78	4		T84	1		T311	1
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values[49]	65	1			T78	2		T84	1		T311	1
values[50]	61	1			T78	4		T84	1		T311	1
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values[52]	51	1			T78	3		T84	1		T311	1
values[53]	39	1			T78	1		T84	1		T311	1
values[54]	52	1			T78	3		T84	1		T311	1
values[55]	56	1			T78	6		T84	1		T311	1
values[56]	48	1			T78	7		T84	1		T311	1
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values[59]	42	1			T78	5		T84	1		T311	1
values[60]	52	1			T78	3		T84	1		T311	1
values[61]	53	1			T78	6		T84	1		T311	1
values[62]	55	1			T78	5		T84	1		T311	1
values[63]	56	1			T78	1		T84	1		T311	1
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values[75]	49	1			T78	3		T84	1		T311	1
values[76]	63	1			T78	5		T84	1		T311	1
values[77]	46	1			T78	1		T84	1		T311	1
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values[79]	61	1			T78	3		T84	1		T311	1
values[80]	50	1			T78	3		T84	1		T311	1
values[81]	69	1			T78	1		T84	1		T311	1
values[82]	57	1			T78	7		T84	1		T311	1
values[83]	53	1			T78	1		T84	1		T311	1
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values[85]	66	1			T78	1		T84	1		T311	1
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values[92]	80	1			T78	1		T84	1		T311	1
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values[99]	87	1			T78	3		T84	1		T311	2
values[100]	85	1			T78	1		T84	1		T311	5
values[101]	67	1			T78	2		T84	1		T311	4
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values[105]	68	1			T78	2		T84	2		T311	1
values[106]	65	1			T78	2		T84	2		T311	3
values[107]	81	1			T78	2		T84	2		T311	2
values[108]	75	1			T78	3		T84	1		T311	1
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values[111]	82	1			T78	3		T84	2		T311	2
values[112]	96	1			T78	6		T84	2		T311	4
values[113]	65	1			T78	2		T84	1		T311	1
values[114]	78	1			T78	6		T84	1		T311	1
values[115]	96	1			T78	2		T84	1		T311	5
values[116]	83	1			T78	4		T84	2		T311	3
values[117]	86	1			T78	3		T84	1		T311	3
values[118]	84	1			T78	1		T84	3		T311	2
values[119]	74	1			T78	2		T84	1		T311	1
values[120]	104	1			T78	1		T84	5		T311	2
values[121]	75	1			T78	1		T84	1		T311	1
values[122]	85	1			T78	2		T84	1		T311	2
values[123]	100	1			T78	5		T84	1		T311	1
values[124]	162	1			T78	18		T84	2		T311	1
values[125]	294	1			T78	53		T84	4		T311	2
values[126]	657	1			T78	90		T84	13		T311	14
values[127]	2170	1			T78	31		T84	121		T311	95
values[128]	3836	1			T78	1		T84	228		T311	257