Module Definition
dashboard | hierarchy | modlist | groups | tests | asserts

Module : kmac
SCORELINECONDTOGGLEFSMBRANCHASSERT
85.35 85.35

Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_ip_kmac_0.1/rtl/kmac.sv

Module self-instances :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb.dut.top_earlgrey.u_kmac 86.23 86.23



Module Instance : tb.dut.top_earlgrey.u_kmac

Instance :
SCORELINECONDTOGGLEFSMBRANCHASSERT
86.23 86.23


Instance's subtree :
SCORELINECONDTOGGLEFSMBRANCHASSERT
86.23 86.23


Parent :
SCORELINECONDTOGGLEFSMBRANCHASSERTNAME
94.61 90.68 93.15 100.00 top_earlgrey


Subtrees :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
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Toggle Coverage for Module : kmac
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Ports 76 68 89.47
Port Bits 6506 5553 85.35
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Port Bits 1->0 3253 2776 85.34

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
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tl_i.a_address[31] Unreachable Unreachable Unreachable INPUT
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tl_o.d_error Yes Yes T63,T70,T79 Yes T63,T70,T79 OUTPUT
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tl_o.d_data[31:0] Yes Yes T30,T61,T62 Yes T162,T77,T5 OUTPUT
tl_o.d_sink Yes Yes T63,T64,T70 Yes T63,T64,T70 OUTPUT
tl_o.d_source[5:0] Yes Yes *T195,*T196,*T64 Yes T195,T196,T63 OUTPUT
tl_o.d_source[7:6] Unreachable Unreachable Unreachable OUTPUT
tl_o.d_size[1:0] Yes Yes T64,T70,T79 Yes T63,T64,T70 OUTPUT
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tl_o.d_opcode[0] Yes Yes *T30,*T61,*T62 Yes T162,T5,T197 OUTPUT
tl_o.d_opcode[2:1] Unreachable Unreachable Unreachable OUTPUT
tl_o.d_valid Yes Yes T30,T61,T62 Yes T30,T61,T62 OUTPUT
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app_o[1].digest_share0[312] Yes Yes *T5,*T74,*T75 Yes T5,T74,T75 OUTPUT
app_o[1].digest_share0[313] No No No OUTPUT
app_o[1].digest_share0[314] Yes Yes *T5,*T74,*T75 Yes T5,T74,T75 OUTPUT
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app_o[1].digest_share0[383] No No No OUTPUT
app_o[1].done Yes Yes T5,T74,T75 Yes T5,T74,T75 OUTPUT
app_o[1].ready Yes Yes T5,T74,T75 Yes T5,T74,T75 OUTPUT
app_o[2].error No No No OUTPUT
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app_o[2].digest_share0[383:0] Yes Yes T95,T96,T97 Yes T95,T96,T97 OUTPUT
app_o[2].done Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT
app_o[2].ready Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT
entropy_o.edn_req Yes Yes T30,T200,T201 Yes T30,T200,T201 OUTPUT
entropy_i.edn_bus[31:0] Yes Yes T30,T200,T201 Yes T30,T200,T201 INPUT
entropy_i.edn_fips No No Yes T30,T200,T201 INPUT
entropy_i.edn_ack Yes Yes T30,T200,T201 Yes T30,T200,T201 INPUT
lc_escalate_en_i[3:0] Yes Yes T31,T88,T89 Yes T31,T88,T89 INPUT
intr_kmac_done_o Yes Yes T139,T140,T141 Yes T139,T140,T141 OUTPUT
intr_fifo_empty_o Yes Yes T139,T140,T141 Yes T139,T140,T141 OUTPUT
intr_kmac_err_o Yes Yes T139,T140,T141 Yes T139,T140,T141 OUTPUT
en_masking_o Unreachable Unreachable Unreachable OUTPUT
idle_o[3:0] Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT

*Tests covering at least one bit in the range
Toggle Coverage for Instance : tb.dut.top_earlgrey.u_kmac
TotalCoveredPercent
Totals 75 69 92.00
Total Bits 6440 5553 86.23
Total Bits 0->1 3220 2777 86.24
Total Bits 1->0 3220 2776 86.21

Ports 75 69 92.00
Port Bits 6440 5553 86.23
Port Bits 0->1 3220 2777 86.24
Port Bits 1->0 3220 2776 86.21

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirectionExclude Annotation
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T29,T30,T34 Yes T1,T2,T3 INPUT
rst_shadowed_ni Yes Yes T29,T30,T34 Yes T1,T2,T3 INPUT
clk_edn_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_edn_ni Yes Yes T29,T30,T34 Yes T1,T2,T3 INPUT
tl_i.d_ready Yes Yes T29,T30,T34 Yes T1,T2,T3 INPUT
tl_i.a_user.data_intg[6:0] Yes Yes T62,T98,T162 Yes T62,T98,T162 INPUT
tl_i.a_user.cmd_intg[6:0] Yes Yes T30,T61,T62 Yes T30,T61,T62 INPUT
tl_i.a_user.instr_type[3:0] Yes Yes T30,T61,T62 Yes T30,T61,T62 INPUT
tl_i.a_user.rsvd[4:0] Unreachable Unreachable Unreachable INPUT
tl_i.a_data[31:0] Yes Yes T62,T162,T77 Yes T62,T162,T77 INPUT
tl_i.a_mask[3:0] Yes Yes T30,T61,T62 Yes T30,T61,T62 INPUT
tl_i.a_address[11:0] Yes Yes *T64,*T70,*T79 Yes T64,T70,T79 INPUT
tl_i.a_address[16:12] Unreachable Unreachable Unreachable INPUT
tl_i.a_address[17] Yes Yes *T30,*T61,*T62 Yes T30,T61,T62 INPUT
tl_i.a_address[19:18] Unreachable Unreachable Unreachable INPUT
tl_i.a_address[20] Yes Yes *T30,*T61,*T62 Yes T30,T61,T62 INPUT
tl_i.a_address[23:21] Unreachable Unreachable Unreachable INPUT
tl_i.a_address[24] Yes Yes *T30,*T61,*T62 Yes T30,T61,T62 INPUT
tl_i.a_address[29:25] Unreachable Unreachable Unreachable INPUT
tl_i.a_address[30] Yes Yes *T30,*T61,*T62 Yes T30,T61,T62 INPUT
tl_i.a_address[31] Unreachable Unreachable Unreachable INPUT
tl_i.a_source[5:0] Yes Yes *T195,*T196,*T63 Yes T195,T196,T63 INPUT
tl_i.a_source[7:6] Unreachable Unreachable Unreachable INPUT
tl_i.a_size[1:0] Yes Yes T63,T64,T70 Yes T63,T64,T70 INPUT
tl_i.a_param[2:0] Unreachable Unreachable Unreachable INPUT
tl_i.a_opcode[2:0] Yes Yes T162,T197,T198 Yes T162,T197,T198 INPUT
tl_i.a_valid Yes Yes T30,T61,T62 Yes T30,T61,T62 INPUT
tl_o.a_ready Yes Yes T30,T61,T62 Yes T30,T61,T62 OUTPUT
tl_o.d_error Yes Yes T63,T70,T79 Yes T63,T70,T79 OUTPUT
tl_o.d_user.data_intg[6:0] Yes Yes T30,T61,T98 Yes T30,T61,T98 OUTPUT
tl_o.d_user.rsp_intg[6:0] Yes Yes T30,T61,T98 Yes T30,T61,T98 OUTPUT
tl_o.d_data[31:0] Yes Yes T30,T61,T62 Yes T162,T77,T5 OUTPUT
tl_o.d_sink Yes Yes T63,T64,T70 Yes T63,T64,T70 OUTPUT
tl_o.d_source[5:0] Yes Yes *T195,*T196,*T64 Yes T195,T196,T63 OUTPUT
tl_o.d_source[7:6] Unreachable Unreachable Unreachable OUTPUT
tl_o.d_size[1:0] Yes Yes T64,T70,T79 Yes T63,T64,T70 OUTPUT
tl_o.d_param[2:0] Unreachable Unreachable Unreachable OUTPUT
tl_o.d_opcode[0] Yes Yes *T30,*T61,*T62 Yes T162,T5,T197 OUTPUT
tl_o.d_opcode[2:1] Unreachable Unreachable Unreachable OUTPUT
tl_o.d_valid Yes Yes T30,T61,T62 Yes T30,T61,T62 OUTPUT
alert_rx_i[0].ack_n Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
alert_rx_i[0].ack_p Yes Yes T62,T83,T84 Yes T62,T83,T84 INPUT
alert_rx_i[0].ping_n Yes Yes T83,T84,T85 Yes T83,T84,T85 INPUT
alert_rx_i[0].ping_p Yes Yes T83,T84,T85 Yes T83,T84,T85 INPUT
alert_rx_i[1].ack_n Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
alert_rx_i[1].ack_p Yes Yes T31,T62,T88 Yes T31,T62,T88 INPUT
alert_rx_i[1].ping_n Yes Yes T83,T84,T85 Yes T83,T84,T85 INPUT
alert_rx_i[1].ping_p Yes Yes T83,T84,T85 Yes T83,T84,T85 INPUT
alert_tx_o[0].alert_n Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT
alert_tx_o[0].alert_p Yes Yes T62,T83,T84 Yes T62,T83,T84 OUTPUT
alert_tx_o[1].alert_n Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT
alert_tx_o[1].alert_p Yes Yes T31,T62,T88 Yes T31,T62,T88 OUTPUT
keymgr_key_i.key[0][0] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][1] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
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keymgr_key_i.key[0][16] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][17] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][18] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
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keymgr_key_i.key[0][25:24] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][26] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][27] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][28] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][30:29] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
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keymgr_key_i.key[0][37:35] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
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keymgr_key_i.key[0][47] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][48] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
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keymgr_key_i.key[0][95] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
keymgr_key_i.key[0][96] Yes Yes T98,T77,T199 Yes T98,T77,T199 INPUT
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*Tests covering at least one bit in the range
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%