Module Definition
dashboard | hierarchy | modlist | groups | tests | asserts

Module : kmac
SCORELINECONDTOGGLEFSMBRANCHASSERT
85.35 85.35

Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_ip_kmac_0.1/rtl/kmac.sv

Module self-instances :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb.dut.top_earlgrey.u_kmac 86.23 86.23



Module Instance : tb.dut.top_earlgrey.u_kmac

Instance :
SCORELINECONDTOGGLEFSMBRANCHASSERT
86.23 86.23


Instance's subtree :
SCORELINECONDTOGGLEFSMBRANCHASSERT
86.23 86.23


Parent :
SCORELINECONDTOGGLEFSMBRANCHASSERTNAME
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Subtrees :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
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Toggle Coverage for Module : kmac
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Ports 76 68 89.47
Port Bits 6506 5553 85.35
Port Bits 0->1 3253 2777 85.37
Port Bits 1->0 3253 2776 85.34

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
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tl_o.d_sink Yes Yes T62,T63,T105 Yes T62,T63,T64 OUTPUT
tl_o.d_source[5:0] Yes Yes *T51,*T190,*T62 Yes T51,T190,T62 OUTPUT
tl_o.d_source[7:6] Unreachable Unreachable Unreachable OUTPUT
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tl_o.d_opcode[0] Yes Yes *T97,*T61,*T159 Yes T61,T159,T189 OUTPUT
tl_o.d_opcode[2:1] Unreachable Unreachable Unreachable OUTPUT
tl_o.d_valid Yes Yes T31,T97,T61 Yes T31,T97,T61 OUTPUT
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intr_fifo_empty_o Yes Yes T107,T108,T109 Yes T107,T108,T109 OUTPUT
intr_kmac_err_o Yes Yes T107,T108,T109 Yes T107,T108,T109 OUTPUT
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*Tests covering at least one bit in the range
Toggle Coverage for Instance : tb.dut.top_earlgrey.u_kmac
TotalCoveredPercent
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Ports 75 69 92.00
Port Bits 6440 5553 86.23
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Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirectionExclude Annotation
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clk_edn_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
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tl_o.d_source[5:0] Yes Yes *T51,*T190,*T62 Yes T51,T190,T62 OUTPUT
tl_o.d_source[7:6] Unreachable Unreachable Unreachable OUTPUT
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app_o[1].digest_share0[365] Yes Yes *T67,*T68,*T69 Yes T67,T68,T69 OUTPUT
app_o[1].digest_share0[369:366] No No No OUTPUT
app_o[1].digest_share0[376:370] Yes Yes T67,T68,T69 Yes T67,T68,T69 OUTPUT
app_o[1].digest_share0[378:377] No No No OUTPUT
app_o[1].digest_share0[382:379] Yes Yes T67,T68,T69 Yes T67,T68,T69 OUTPUT
app_o[1].digest_share0[383] No No No OUTPUT
app_o[1].done Yes Yes T67,T68,T69 Yes T67,T68,T69 OUTPUT
app_o[1].ready Yes Yes T67,T68,T69 Yes T67,T68,T69 OUTPUT
app_o[2].error No No No OUTPUT
app_o[2].digest_share1[383:0] Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT
app_o[2].digest_share0[383:0] Yes Yes T44,T94,T45 Yes T44,T94,T45 OUTPUT
app_o[2].done Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT
app_o[2].ready Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT
entropy_o.edn_req Yes Yes T191,T160,T192 Yes T191,T160,T192 OUTPUT
entropy_i.edn_bus[31:0] Yes Yes T191,T160,T192 Yes T191,T160,T192 INPUT
entropy_i.edn_fips No No Yes T160,T193,T194 INPUT
entropy_i.edn_ack Yes Yes T191,T160,T192 Yes T191,T160,T192 INPUT
lc_escalate_en_i[3:0] Yes Yes T30,T86,T87 Yes T30,T86,T87 INPUT
intr_kmac_done_o Yes Yes T107,T108,T109 Yes T107,T108,T109 OUTPUT
intr_fifo_empty_o Yes Yes T107,T108,T109 Yes T107,T108,T109 OUTPUT
intr_kmac_err_o Yes Yes T107,T108,T109 Yes T107,T108,T109 OUTPUT
en_masking_o Unreachable Unreachable Unreachable OUTPUT
idle_o[3:0] Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT

*Tests covering at least one bit in the range
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%