Unified Coverage Report :: Module :: kmac

Module : kmac

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
85.35			85.35

Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_ip_kmac_0.1/rtl/kmac.sv

Module self-instances :

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
tb.dut.top_earlgrey.u_kmac	86.23			86.23

---

Module Instance : tb.dut.top_earlgrey.u_kmac

Instance :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
86.23			86.23

Instance's subtree :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
86.23			86.23

Parent :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT	NAME
93.09	90.68		88.59			100.00	top_earlgrey

Subtrees :

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
no children

Toggle Coverage for Module : kmac

	Total	Covered	Percent
Totals	76	68	89.47
Total Bits	6506	5553	85.35
Total Bits 0->1	3253	2777	85.37
Total Bits 1->0	3253	2776	85.34

Ports	76	68	89.47
Port Bits	6506	5553	85.35
Port Bits 0->1	3253	2777	85.37
Port Bits 1->0	3253	2776	85.34

Port Details

Name	Toggle	Toggle 1->0	Tests	Toggle 0->1	Tests	Direction
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rst_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
rst_shadowed_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
clk_edn_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_edn_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
tl_i.d_ready	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
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tl_i.a_user.instr_type[3:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	INPUT
tl_i.a_user.rsvd[4:0]	Unreachable	Unreachable		Unreachable		INPUT
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tl_i.a_mask[3:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[11:0]	Yes	Yes	*T62,*T63,*T65	Yes	T62,T63,T65	INPUT
tl_i.a_address[16:12]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[17]	Yes	Yes	*T31,*T97,*T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[19:18]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[20]	Yes	Yes	*T31,*T97,*T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[23:21]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[24]	Yes	Yes	*T31,*T97,*T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[29:25]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[30]	Yes	Yes	*T31,*T97,*T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[31]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_source[5:0]	Yes	Yes	*T51,*T190,*T62	Yes	T51,T190,T62	INPUT
tl_i.a_source[7:6]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_size[1:0]	Yes	Yes	T62,T63,T65	Yes	T62,T63,T65	INPUT
tl_i.a_param[2:0]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_opcode[2:0]	Yes	Yes	T159,T189,T155	Yes	T159,T189,T155	INPUT
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tl_o.d_user.data_intg[6:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	OUTPUT
tl_o.d_user.rsp_intg[6:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	OUTPUT
tl_o.d_data[31:0]	Yes	Yes	T97,T61,T159	Yes	T61,T159,T189	OUTPUT
tl_o.d_sink	Yes	Yes	T62,T63,T105	Yes	T62,T63,T64	OUTPUT
tl_o.d_source[5:0]	Yes	Yes	*T51,*T190,*T62	Yes	T51,T190,T62	OUTPUT
tl_o.d_source[7:6]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_size[1:0]	Yes	Yes	T62,T63,T65	Yes	T62,T63,T65	OUTPUT
tl_o.d_param[2:0]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_opcode[0]	Yes	Yes	*T97,*T61,*T159	Yes	T61,T159,T189	OUTPUT
tl_o.d_opcode[2:1]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_valid	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	OUTPUT
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alert_rx_i[0].ping_p	Yes	Yes	T82,T89,T83	Yes	T82,T89,T83	INPUT
alert_rx_i[1].ack_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
alert_rx_i[1].ack_p	Yes	Yes	T30,T86,T87	Yes	T30,T86,T87	INPUT
alert_rx_i[1].ping_n	Yes	Yes	T82,T89,T83	Yes	T82,T89,T83	INPUT
alert_rx_i[1].ping_p	Yes	Yes	T82,T89,T83	Yes	T82,T89,T83	INPUT
alert_tx_o[0].alert_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
alert_tx_o[0].alert_p	Yes	Yes	T70,T82,T71	Yes	T70,T82,T71	OUTPUT
alert_tx_o[1].alert_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
alert_tx_o[1].alert_p	Yes	Yes	T30,T86,T87	Yes	T30,T86,T87	OUTPUT
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keymgr_key_i.key[0][2]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][3]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][4]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][5]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
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app_o[1].digest_share0[327:326]	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[328]	No	No		No		OUTPUT
app_o[1].digest_share0[329]	Yes	Yes	*T67,*T68,*T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[330]	No	No		No		OUTPUT
app_o[1].digest_share0[331]	Yes	Yes	*T67,*T68,*T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[332]	No	No		No		OUTPUT
app_o[1].digest_share0[333]	Yes	Yes	*T67,*T68,*T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[337:334]	No	No		No		OUTPUT
app_o[1].digest_share0[339:338]	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[340]	No	No		No		OUTPUT
app_o[1].digest_share0[341]	Yes	Yes	*T67,*T68,*T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[342]	No	No		No		OUTPUT
app_o[1].digest_share0[347:343]	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[350:348]	No	No		No		OUTPUT
app_o[1].digest_share0[351]	Yes	Yes	*T67,*T68,*T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[353:352]	No	No		No		OUTPUT
app_o[1].digest_share0[356:354]	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[358:357]	No	No		No		OUTPUT
app_o[1].digest_share0[361:359]	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[362]	No	No		No		OUTPUT
app_o[1].digest_share0[363]	Yes	Yes	*T67,*T68,*T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[364]	No	No		No		OUTPUT
app_o[1].digest_share0[365]	Yes	Yes	*T67,*T68,*T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[369:366]	No	No		No		OUTPUT
app_o[1].digest_share0[376:370]	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[378:377]	No	No		No		OUTPUT
app_o[1].digest_share0[382:379]	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[1].digest_share0[383]	No	No		No		OUTPUT
app_o[1].done	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[1].ready	Yes	Yes	T67,T68,T69	Yes	T67,T68,T69	OUTPUT
app_o[2].error	No	No		No		OUTPUT
app_o[2].digest_share1[383:0]	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
app_o[2].digest_share0[383:0]	Yes	Yes	T44,T94,T45	Yes	T44,T94,T45	OUTPUT
app_o[2].done	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
app_o[2].ready	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
entropy_o.edn_req	Yes	Yes	T191,T160,T192	Yes	T191,T160,T192	OUTPUT
entropy_i.edn_bus[31:0]	Yes	Yes	T191,T160,T192	Yes	T191,T160,T192	INPUT
entropy_i.edn_fips	No	No		Yes	T160,T193,T194	INPUT
entropy_i.edn_ack	Yes	Yes	T191,T160,T192	Yes	T191,T160,T192	INPUT
lc_escalate_en_i[3:0]	Yes	Yes	T30,T86,T87	Yes	T30,T86,T87	INPUT
intr_kmac_done_o	Yes	Yes	T107,T108,T109	Yes	T107,T108,T109	OUTPUT
intr_fifo_empty_o	Yes	Yes	T107,T108,T109	Yes	T107,T108,T109	OUTPUT
intr_kmac_err_o	Yes	Yes	T107,T108,T109	Yes	T107,T108,T109	OUTPUT
en_masking_o	Unreachable	Unreachable		Unreachable		OUTPUT
idle_o[3:0]	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT

*Tests covering at least one bit in the range

Toggle Coverage for Instance : tb.dut.top_earlgrey.u_kmac

	Total	Covered	Percent
Totals	75	69	92.00
Total Bits	6440	5553	86.23
Total Bits 0->1	3220	2777	86.24
Total Bits 1->0	3220	2776	86.21

Ports	75	69	92.00
Port Bits	6440	5553	86.23
Port Bits 0->1	3220	2777	86.24
Port Bits 1->0	3220	2776	86.21

Port Details

Name	Toggle	Toggle 1->0	Tests	Toggle 0->1	Tests	Direction	Exclude Annotation
clk_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
rst_shadowed_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
clk_edn_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_edn_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
tl_i.d_ready	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
tl_i.a_user.data_intg[6:0]	Yes	Yes	T97,T159,T189	Yes	T97,T159,T189	INPUT
tl_i.a_user.cmd_intg[6:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	INPUT
tl_i.a_user.instr_type[3:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	INPUT
tl_i.a_user.rsvd[4:0]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_data[31:0]	Yes	Yes	T159,T189,T67	Yes	T159,T189,T67	INPUT
tl_i.a_mask[3:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[11:0]	Yes	Yes	*T62,*T63,*T65	Yes	T62,T63,T65	INPUT
tl_i.a_address[16:12]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[17]	Yes	Yes	*T31,*T97,*T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[19:18]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[20]	Yes	Yes	*T31,*T97,*T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[23:21]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[24]	Yes	Yes	*T31,*T97,*T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[29:25]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[30]	Yes	Yes	*T31,*T97,*T61	Yes	T31,T97,T61	INPUT
tl_i.a_address[31]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_source[5:0]	Yes	Yes	*T51,*T190,*T62	Yes	T51,T190,T62	INPUT
tl_i.a_source[7:6]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_size[1:0]	Yes	Yes	T62,T63,T65	Yes	T62,T63,T65	INPUT
tl_i.a_param[2:0]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_opcode[2:0]	Yes	Yes	T159,T189,T155	Yes	T159,T189,T155	INPUT
tl_i.a_valid	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	INPUT
tl_o.a_ready	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	OUTPUT
tl_o.d_error	Yes	Yes	T62,T63,T65	Yes	T62,T63,T64	OUTPUT
tl_o.d_user.data_intg[6:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	OUTPUT
tl_o.d_user.rsp_intg[6:0]	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	OUTPUT
tl_o.d_data[31:0]	Yes	Yes	T97,T61,T159	Yes	T61,T159,T189	OUTPUT
tl_o.d_sink	Yes	Yes	T62,T63,T105	Yes	T62,T63,T64	OUTPUT
tl_o.d_source[5:0]	Yes	Yes	*T51,*T190,*T62	Yes	T51,T190,T62	OUTPUT
tl_o.d_source[7:6]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_size[1:0]	Yes	Yes	T62,T63,T65	Yes	T62,T63,T65	OUTPUT
tl_o.d_param[2:0]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_opcode[0]	Yes	Yes	*T97,*T61,*T159	Yes	T61,T159,T189	OUTPUT
tl_o.d_opcode[2:1]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_valid	Yes	Yes	T31,T97,T61	Yes	T31,T97,T61	OUTPUT
alert_rx_i[0].ack_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
alert_rx_i[0].ack_p	Yes	Yes	T70,T82,T71	Yes	T70,T82,T71	INPUT
alert_rx_i[0].ping_n	Yes	Yes	T82,T89,T83	Yes	T82,T89,T83	INPUT
alert_rx_i[0].ping_p	Yes	Yes	T82,T89,T83	Yes	T82,T89,T83	INPUT
alert_rx_i[1].ack_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
alert_rx_i[1].ack_p	Yes	Yes	T30,T86,T87	Yes	T30,T86,T87	INPUT
alert_rx_i[1].ping_n	Yes	Yes	T82,T89,T83	Yes	T82,T89,T83	INPUT
alert_rx_i[1].ping_p	Yes	Yes	T82,T89,T83	Yes	T82,T89,T83	INPUT
alert_tx_o[0].alert_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
alert_tx_o[0].alert_p	Yes	Yes	T70,T82,T71	Yes	T70,T82,T71	OUTPUT
alert_tx_o[1].alert_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
alert_tx_o[1].alert_p	Yes	Yes	T30,T86,T87	Yes	T30,T86,T87	OUTPUT
keymgr_key_i.key[0][1:0]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][2]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][3]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][4]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][5]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][6]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][7]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][8]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][9]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][10]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][11]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	INPUT
keymgr_key_i.key[0][12]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][13]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][14]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][15]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][16]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][17]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][18]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][19]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][20]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][21]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][22]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][23]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][24]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][25]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][26]	Yes	Yes	T97,T99,T151	Yes	T97,T99,T151	INPUT
keymgr_key_i.key[0][27]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][28]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][29]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	INPUT
keymgr_key_i.key[0][31:30]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][32]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][33]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	INPUT
keymgr_key_i.key[0][34]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][35]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][36]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][37]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][38]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][39]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][41:40]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
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keymgr_key_i.key[0][45]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][46]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
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keymgr_key_i.key[0][68]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][69]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][70]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	INPUT
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keymgr_key_i.key[0][74]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
keymgr_key_i.key[0][75]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
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keymgr_key_i.key[0][80]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
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app_o[2].done	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
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intr_fifo_empty_o	Yes	Yes	T107,T108,T109	Yes	T107,T108,T109	OUTPUT
intr_kmac_err_o	Yes	Yes	T107,T108,T109	Yes	T107,T108,T109	OUTPUT
en_masking_o	Unreachable	Unreachable		Unreachable		OUTPUT
idle_o[3:0]	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT

*Tests covering at least one bit in the range