Unified Coverage Report :: Module :: keymgr

Module : keymgr

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
89.68			89.68

Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_ip_keymgr_0.1/rtl/keymgr.sv

Module self-instances :

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
tb.dut.top_earlgrey.u_keymgr	89.68			89.68

---

Module Instance : tb.dut.top_earlgrey.u_keymgr

Instance :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
89.68			89.68

Instance's subtree :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
89.68			89.68

Parent :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT	NAME
93.09	90.68		88.59			100.00	top_earlgrey

Subtrees :

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
no children

---

Since this is the module's only instance, the coverage report is the same as for the module.

Toggle Coverage for Module : keymgr

	Total	Covered	Percent
Totals	72	66	91.67
Total Bits	10014	8981	89.68
Total Bits 0->1	5007	4491	89.69
Total Bits 1->0	5007	4490	89.67

Ports	72	66	91.67
Port Bits	10014	8981	89.68
Port Bits 0->1	5007	4491	89.69
Port Bits 1->0	5007	4490	89.67

Port Details

Name	Toggle	Toggle 1->0	Tests	Toggle 0->1	Tests	Direction
clk_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
rst_shadowed_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
clk_edn_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_edn_ni	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
tl_i.d_ready	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
tl_i.a_user.data_intg[6:0]	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	INPUT
tl_i.a_user.cmd_intg[6:0]	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	INPUT
tl_i.a_user.instr_type[3:0]	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	INPUT
tl_i.a_user.rsvd[4:0]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_data[31:0]	Yes	Yes	T97,T61,T43	Yes	T97,T61,T43	INPUT
tl_i.a_mask[3:0]	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	INPUT
tl_i.a_address[7:0]	Yes	Yes	*T62,*T63,*T64	Yes	T62,T63,T64	INPUT
tl_i.a_address[17:8]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[18]	Yes	Yes	*T97,*T42,*T61	Yes	T97,T42,T61	INPUT
tl_i.a_address[19]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[20]	Yes	Yes	*T97,*T42,*T61	Yes	T97,T42,T61	INPUT
tl_i.a_address[23:21]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[24]	Yes	Yes	*T97,*T42,*T61	Yes	T97,T42,T61	INPUT
tl_i.a_address[29:25]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_address[30]	Yes	Yes	*T97,*T42,*T61	Yes	T97,T42,T61	INPUT
tl_i.a_address[31]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_source[5:0]	Yes	Yes	*T51,*T190,*T62	Yes	T51,T190,T62	INPUT
tl_i.a_source[7:6]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_size[1:0]	Yes	Yes	T62,T63,T64	Yes	T62,T63,T64	INPUT
tl_i.a_param[2:0]	Unreachable	Unreachable		Unreachable		INPUT
tl_i.a_opcode[2:0]	Yes	Yes	T62,T63,T64	Yes	T62,T63,T64	INPUT
tl_i.a_valid	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	INPUT
tl_o.a_ready	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	OUTPUT
tl_o.d_error	Yes	Yes	T62,T63,T64	Yes	T62,T63,T64	OUTPUT
tl_o.d_user.data_intg[6:0]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
tl_o.d_user.rsp_intg[6:0]	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	OUTPUT
tl_o.d_data[31:0]	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	OUTPUT
tl_o.d_sink	Yes	Yes	T62,T63,T64	Yes	T62,T63,T64	OUTPUT
tl_o.d_source[5:0]	Yes	Yes	*T51,*T190,*T62	Yes	T51,T190,T62	OUTPUT
tl_o.d_source[7:6]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_size[1:0]	Yes	Yes	T62,T63,T64	Yes	T62,T63,T64	OUTPUT
tl_o.d_param[2:0]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_opcode[0]	Yes	Yes	*T97,*T42,*T61	Yes	T97,T42,T61	OUTPUT
tl_o.d_opcode[2:1]	Unreachable	Unreachable		Unreachable		OUTPUT
tl_o.d_valid	Yes	Yes	T97,T42,T61	Yes	T97,T42,T61	OUTPUT
aes_key_o.key[0][0]	Yes	Yes	T97,T61,T215	Yes	T97,T61,T215	OUTPUT
aes_key_o.key[0][1]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][2]	Yes	Yes	T97,T99,T217	Yes	T97,T99,T217	OUTPUT
aes_key_o.key[0][3]	Yes	Yes	T97,T76,T218	Yes	T97,T76,T218	OUTPUT
aes_key_o.key[0][4]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][5]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][6]	Yes	Yes	T97,T76,T215	Yes	T97,T76,T215	OUTPUT
aes_key_o.key[0][7]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][8]	Yes	Yes	T97,T99,T215	Yes	T97,T99,T215	OUTPUT
aes_key_o.key[0][9]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][10]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][11]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][12]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][13]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][14]	Yes	Yes	T97,T61,T217	Yes	T97,T61,T217	OUTPUT
aes_key_o.key[0][15]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][16]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][17]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][18]	Yes	Yes	T97,T217,T79	Yes	T97,T217,T79	OUTPUT
aes_key_o.key[0][19]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][20]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][21]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][22]	Yes	Yes	T97,T61,T218	Yes	T97,T61,T218	OUTPUT
aes_key_o.key[0][23]	Yes	Yes	T97,T76,T217	Yes	T97,T76,T217	OUTPUT
aes_key_o.key[0][24]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][25]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][26]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][27]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][28]	Yes	Yes	T97,T99,T215	Yes	T97,T99,T215	OUTPUT
aes_key_o.key[0][29]	Yes	Yes	T97,T215,T217	Yes	T97,T215,T217	OUTPUT
aes_key_o.key[0][30]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][31]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][32]	Yes	Yes	T97,T61,T215	Yes	T97,T61,T215	OUTPUT
aes_key_o.key[0][33]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][34]	Yes	Yes	T97,T99,T217	Yes	T97,T99,T217	OUTPUT
aes_key_o.key[0][35]	Yes	Yes	T97,T76,T218	Yes	T97,T76,T218	OUTPUT
aes_key_o.key[0][36]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][37]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][38]	Yes	Yes	T97,T76,T215	Yes	T97,T76,T215	OUTPUT
aes_key_o.key[0][39]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][40]	Yes	Yes	T97,T99,T215	Yes	T97,T99,T215	OUTPUT
aes_key_o.key[0][41]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][42]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][43]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][44]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][45]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][46]	Yes	Yes	T97,T61,T217	Yes	T97,T61,T217	OUTPUT
aes_key_o.key[0][47]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][48]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][49]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][50]	Yes	Yes	T97,T217,T79	Yes	T97,T217,T79	OUTPUT
aes_key_o.key[0][51]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][52]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][53]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][54]	Yes	Yes	T97,T61,T218	Yes	T97,T61,T218	OUTPUT
aes_key_o.key[0][55]	Yes	Yes	T97,T76,T217	Yes	T97,T76,T217	OUTPUT
aes_key_o.key[0][56]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][57]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][58]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][59]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][60]	Yes	Yes	T97,T99,T215	Yes	T97,T99,T215	OUTPUT
aes_key_o.key[0][61]	Yes	Yes	T97,T215,T217	Yes	T97,T215,T217	OUTPUT
aes_key_o.key[0][62]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][63]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][64]	Yes	Yes	T97,T61,T215	Yes	T97,T61,T215	OUTPUT
aes_key_o.key[0][65]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][66]	Yes	Yes	T97,T99,T217	Yes	T97,T99,T217	OUTPUT
aes_key_o.key[0][67]	Yes	Yes	T97,T76,T218	Yes	T97,T76,T218	OUTPUT
aes_key_o.key[0][68]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][69]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][70]	Yes	Yes	T97,T76,T215	Yes	T97,T76,T215	OUTPUT
aes_key_o.key[0][71]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][72]	Yes	Yes	T97,T99,T215	Yes	T97,T99,T215	OUTPUT
aes_key_o.key[0][73]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][74]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][75]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][76]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][77]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][78]	Yes	Yes	T97,T61,T217	Yes	T97,T61,T217	OUTPUT
aes_key_o.key[0][79]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][80]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][81]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][82]	Yes	Yes	T97,T217,T79	Yes	T97,T217,T79	OUTPUT
aes_key_o.key[0][83]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][84]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][85]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][86]	Yes	Yes	T97,T61,T218	Yes	T97,T61,T218	OUTPUT
aes_key_o.key[0][87]	Yes	Yes	T97,T76,T217	Yes	T97,T76,T217	OUTPUT
aes_key_o.key[0][88]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][89]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][90]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][91]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][92]	Yes	Yes	T97,T99,T215	Yes	T97,T99,T215	OUTPUT
aes_key_o.key[0][93]	Yes	Yes	T97,T215,T217	Yes	T97,T215,T217	OUTPUT
aes_key_o.key[0][94]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][95]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][96]	Yes	Yes	T97,T61,T215	Yes	T97,T61,T215	OUTPUT
aes_key_o.key[0][97]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][98]	Yes	Yes	T97,T99,T217	Yes	T97,T99,T217	OUTPUT
aes_key_o.key[0][99]	Yes	Yes	T97,T76,T218	Yes	T97,T76,T218	OUTPUT
aes_key_o.key[0][100]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][101]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][102]	Yes	Yes	T97,T76,T215	Yes	T97,T76,T215	OUTPUT
aes_key_o.key[0][103]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][104]	Yes	Yes	T97,T99,T215	Yes	T97,T99,T215	OUTPUT
aes_key_o.key[0][105]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][106]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][107]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][108]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][109]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][110]	Yes	Yes	T97,T61,T217	Yes	T97,T61,T217	OUTPUT
aes_key_o.key[0][111]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][112]	Yes	Yes	T97,T61,T99	Yes	T97,T61,T99	OUTPUT
aes_key_o.key[0][113]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][114]	Yes	Yes	T97,T217,T79	Yes	T97,T217,T79	OUTPUT
aes_key_o.key[0][115]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][116]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][117]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
aes_key_o.key[0][118]	Yes	Yes	T97,T61,T218	Yes	T97,T61,T218	OUTPUT
aes_key_o.key[0][119]	Yes	Yes	T97,T76,T217	Yes	T97,T76,T217	OUTPUT
aes_key_o.key[0][120]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
aes_key_o.key[0][121]	Yes	Yes	T97,T76,T99	Yes	T97,T76,T99	OUTPUT
aes_key_o.key[0][122]	Yes	Yes	T97,T99,T218	Yes	T97,T99,T218	OUTPUT
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flash_i.seeds[1][248]	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
flash_i.seeds[1][249]	Yes	Yes	T94,T95,T96	Yes	T94,T95,T96	INPUT
flash_i.seeds[1][251:250]	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
flash_i.seeds[1][253:252]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
flash_i.seeds[1][254]	Yes	Yes	T94,T226,T225	Yes	T94,T226,T225	INPUT
flash_i.seeds[1][255]	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
Other bits of flash_i.seeds[1:0][255:0]	No	No		No		INPUT
edn_o.edn_req	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	OUTPUT
edn_i.edn_bus[31:0]	Yes	Yes	T61,T76,T99	Yes	T61,T76,T99	INPUT
edn_i.edn_fips	No	No		Yes	T97,T160,T193	INPUT
edn_i.edn_ack	Yes	Yes	T97,T61,T76	Yes	T97,T61,T76	INPUT
rom_digest_i.valid	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
rom_digest_i.data[255:0]	Yes	Yes	T4,T5,T30	Yes	T1,T2,T3	INPUT
intr_op_done_o	Yes	Yes	T107,T108,T109	Yes	T107,T108,T109	OUTPUT
alert_rx_i[0].ack_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
alert_rx_i[0].ack_p	Yes	Yes	T70,T82,T71	Yes	T70,T82,T71	INPUT
alert_rx_i[0].ping_n	Yes	Yes	T82,T83,T84	Yes	T82,T83,T84	INPUT
alert_rx_i[0].ping_p	Yes	Yes	T82,T83,T84	Yes	T82,T83,T84	INPUT
alert_rx_i[1].ack_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
alert_rx_i[1].ack_p	Yes	Yes	T215,T70,T82	Yes	T215,T70,T82	INPUT
alert_rx_i[1].ping_n	Yes	Yes	T82,T83,T84	Yes	T82,T83,T84	INPUT
alert_rx_i[1].ping_p	Yes	Yes	T82,T83,T84	Yes	T82,T83,T84	INPUT
alert_tx_o[0].alert_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
alert_tx_o[0].alert_p	Yes	Yes	T70,T82,T71	Yes	T70,T82,T71	OUTPUT
alert_tx_o[1].alert_n	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	OUTPUT
alert_tx_o[1].alert_p	Yes	Yes	T215,T70,T82	Yes	T215,T70,T82	OUTPUT

*Tests covering at least one bit in the range