Unified Coverage Report

Detail Report for Assertions

Assertions Uncovered:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
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tb.dut.u_sm1_54.gen_arb_ppc.u_reqarb.LockArbDecision_A	0	0	417859558	0	0	0
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tb.dut.u_sm1_56.gen_arb_ppc.u_reqarb.LockArbDecision_A	0	0	417859558	0	0	0
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tb.dut.u_sm1_56.gen_arb_ppc.u_reqarb.RoundRobin_A	0	0	417859558	0	0	900

Assertions Success:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_aes.aKnown_A	0	0	417859558	3211255	0	0
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tb.dut.tlul_assert_device_aes.dKnown_A	0	0	417859558	857346	0	0
tb.dut.tlul_assert_device_aes.dKnown_AKnownEnable	0	0	417859558	417741372	0	0
tb.dut.tlul_assert_device_aes.dReadyKnown_A	0	0	417859558	417741372	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[0].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[100].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[101].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
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tb.dut.tlul_assert_device_aes.gen_assert_final[103].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
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tb.dut.tlul_assert_device_aes.gen_assert_final[106].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[107].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[108].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[109].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[10].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
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tb.dut.tlul_assert_device_aes.gen_assert_final[111].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
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	ASSERT	PROPERTIES	SEQUENCES
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Category 0	9270	0	222

	ASSERT	PROPERTIES	SEQUENCES
Total	9270	0	222
Severity 0	9270	0	222

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Failure	0	0.00
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Without Attempts	0	0.00

	NUMBER	PERCENT
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Uncovered	0	0.00
All Matches	222	100.00
First Matches	222	100.00