Detail Report for Assertions

Assertions Uncovered:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
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tb.dut.u_sm1_56.gen_arb_ppc.u_reqarb.RoundRobin_A	0	0	430217806	0	0	900

Assertions Success:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_aes.aKnown_A	0	0	430217806	3430948	0	0
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tb.dut.tlul_assert_device_aes.dKnown_A	0	0	430217806	913112	0	0
tb.dut.tlul_assert_device_aes.dKnown_AKnownEnable	0	0	430217806	430092490	0	0
tb.dut.tlul_assert_device_aes.dReadyKnown_A	0	0	430217806	430092490	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[0].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
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tb.dut.tlul_assert_device_aes.gen_assert_final[101].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
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tb.dut.tlul_assert_device_aes.gen_assert_final[103].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[104].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[105].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[106].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[107].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
tb.dut.tlul_assert_device_aes.gen_assert_final[108].noOutstandingReqsAtEndOfSim_A	0	0	900	900	0	0
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