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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_ctrl.DataEn_A	0	0	7441991	4023099	0	0
tb.dut.u_ctrl.LoadKey_A	0	0	7490238	5816030	0	0
tb.dut.u_ctrl.SameErrCnt_A	0	0	103	103	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs_A	0	0	7569540	7508123	0	0
tb.dut.u_ctrl.u_hw_sel.OutputsKnown_A	0	0	7569540	7508123	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs_A	0	0	7569540	7508123	0	0
tb.dut.u_ctrl.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_ctrl.u_state_regs_A	0	0	7569540	7508123	0	0
tb.dut.u_intr_op_done.IntrTKind_A	0	0	103	103	0	0
tb.dut.u_kmac_if.AdvRemBytes_A	0	0	103	103	0	0
tb.dut.u_kmac_if.GenRemBytes_A	0	0	103	103	0	0
tb.dut.u_kmac_if.IdRemBytes_A	0	0	103	103	0	0
tb.dut.u_kmac_if.LastStrb_A	0	0	7521293	5518728	0	0
tb.dut.u_kmac_if.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_kmac_if.u_state_regs_A	0	0	7569540	7508123	0	0
tb.dut.u_lc_keymgr_en_sync.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_lc_keymgr_en_sync.OutputsKnown_A	0	0	7569540	7508123	0	0
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	7569540	7505654	0	309
tb.dut.u_reg.en2addrHit	0	0	8902633	1313200	0	0
tb.dut.u_reg.reAfterRv	0	0	8902633	1313200	0	0
tb.dut.u_reg.rePulse	0	0	8902633	1172365	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.MubiIsNotYetSupported_A	0	0	8902633	8769258	0	0
tb.dut.u_reg.u_control_shadowed_operation.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_operation.MubiIsNotYetSupported_A	0	0	8902633	8769258	0	0
tb.dut.u_reg.u_control_shadowed_slot_dst_sel.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_slot_dst_sel.MubiIsNotYetSupported_A	0	0	8902633	8769258	0	0
tb.dut.u_reg.u_control_shadowed_slot_src_sel.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_slot_src_sel.MubiIsNotYetSupported_A	0	0	8902633	8769258	0	0
tb.dut.u_reg.u_max_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_max_key_ver_shadowed.MubiIsNotYetSupported_A	0	0	8902633	8769258	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	308	308	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	308	308	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	308	308	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	308	308	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	308	308	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.MubiIsNotYetSupported_A	0	0	8902633	8769258	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	308	308	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	308	308	0	0
tb.dut.u_reg.wePulse	0	0	8902633	140835	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputDiffFromPrev_A	0	0	7569540	6752161	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputValid_A	0	0	7569540	36948	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA	0	0	7569540	73900	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB	0	0	7569540	73899	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	7924507	73904	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	7569540	36948	0	0
tb.dut.u_sideload_ctrl.KmacKeySource_a	0	0	7490238	2765	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.OutputsKnown_A	0	0	7569540	7508123	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.gen_no_flops.OutputDelay_A	0	0	7569540	7508123	0	0
tb.dut.u_sideload_ctrl.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_sideload_ctrl.u_state_regs_A	0	0	7569540	7508123	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_ctrl.SecCmCFILinear_A	0	0	7569540	0	0	290
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	7569540	7505654	0	309

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.DataOStableWhenPending_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.ValidOPairedWithReadyI_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	8902816	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	8902816	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	8902816	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	8902816	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	8902816	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	8902816	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	8902816	3539	3539	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	8902816	7673	7673	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	8902816	40520	40520	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	8902816	497139	497139	288

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	8902816	3539	3539	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	8902816	7673	7673	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	8902816	40520	40520	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	8902816	497139	497139	288