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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_ctrl.DataEnDis_A	0	0	9533907	8605	0	0
tb.dut.u_ctrl.DataEn_A	0	0	9533907	5433826	0	0
tb.dut.u_ctrl.LoadKey_A	0	0	9585459	7777815	0	0
tb.dut.u_ctrl.SameErrCnt_A	0	0	103	103	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs_A	0	0	9669673	9601268	0	0
tb.dut.u_ctrl.u_hw_sel.OutputsKnown_A	0	0	9669673	9601268	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs_A	0	0	9669673	9601268	0	0
tb.dut.u_ctrl.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_ctrl.u_state_regs_A	0	0	9669673	9601268	0	0
tb.dut.u_intr_op_done.IntrTKind_A	0	0	103	103	0	0
tb.dut.u_kmac_if.AdvRemBytes_A	0	0	103	103	0	0
tb.dut.u_kmac_if.GenRemBytes_A	0	0	103	103	0	0
tb.dut.u_kmac_if.IdRemBytes_A	0	0	103	103	0	0
tb.dut.u_kmac_if.LastStrb_A	0	0	9618121	7431082	0	0
tb.dut.u_kmac_if.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_kmac_if.u_state_regs_A	0	0	9669673	9601268	0	0
tb.dut.u_lc_keymgr_en_sync.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_lc_keymgr_en_sync.OutputsKnown_A	0	0	9669673	9601268	0	0
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	9669673	9598529	0	309
tb.dut.u_reg.en2addrHit	0	0	10872400	1912833	0	0
tb.dut.u_reg.reAfterRv	0	0	10872400	1912833	0	0
tb.dut.u_reg.rePulse	0	0	10872400	1781654	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.MubiIsNotYetSupported_A	0	0	10872400	10735178	0	0
tb.dut.u_reg.u_control_shadowed_operation.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_operation.MubiIsNotYetSupported_A	0	0	10872400	10735178	0	0
tb.dut.u_reg.u_control_shadowed_slot_dst_sel.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_slot_dst_sel.MubiIsNotYetSupported_A	0	0	10872400	10735178	0	0
tb.dut.u_reg.u_control_shadowed_slot_src_sel.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_control_shadowed_slot_src_sel.MubiIsNotYetSupported_A	0	0	10872400	10735178	0	0
tb.dut.u_reg.u_max_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_max_key_ver_shadowed.MubiIsNotYetSupported_A	0	0	10872400	10735178	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	308	308	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	308	308	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	308	308	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	308	308	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	308	308	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.CheckSwAccessIsLegal_A	0	0	308	308	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.MubiIsNotYetSupported_A	0	0	10872400	10735178	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	308	308	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	308	308	0	0
tb.dut.u_reg.wePulse	0	0	10872400	131179	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputDiffFromPrev_A	0	0	9669673	4414041	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputValid_A	0	0	9669673	778	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA	0	0	9669673	1556	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB	0	0	9669673	1556	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	20104224	1557	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	9669673	778	0	0
tb.dut.u_sideload_ctrl.KmacKeySource_a	0	0	9585459	2660	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.OutputsKnown_A	0	0	9669673	9601268	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.gen_no_flops.OutputDelay_A	0	0	9669673	9601268	0	0
tb.dut.u_sideload_ctrl.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_sideload_ctrl.u_state_regs_A	0	0	9669673	9601268	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_ctrl.SecCmCFILinear_A	0	0	9669673	0	0	288
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	9669673	9598529	0	309

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.DataOStableWhenPending_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.ValidOPairedWithReadyI_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	10872596	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	10872596	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	10872596	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	10872596	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	10872596	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	10872596	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	10872596	3645	3645	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	10872596	5720	5720	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	10872596	35534	35534	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	10872596	1294736	1294736	288

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	10872596	3645	3645	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	10872596	5720	5720	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	10872596	35534	35534	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	10872596	1294736	1294736	288