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Assertions by Category
ASSERTPROPERTIESSEQUENCES
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total396010
Severity 0396010


Summary for Assertions
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Uncovered20.51
Success39499.49
Failure00.00
Incomplete51.26
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_reg.u_wkup_ctrl_cdc.DstReqKnown_A 003157682306456700
tb.dut.u_reg.u_wkup_ctrl_cdc.SrcAckBusyChk_A 00686000516735400
tb.dut.u_reg.u_wkup_ctrl_cdc.SrcBusyKnown_A 0068600051668533397500
tb.dut.u_reg.u_wkup_ctrl_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A 00686000516735400
tb.dut.u_reg.u_wkup_ctrl_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M 003157682735400
tb.dut.u_reg.u_wkup_ctrl_cdc.u_src_to_dst_req.DstPulseCheck_A 003157682717700
tb.dut.u_reg.u_wkup_ctrl_cdc.u_src_to_dst_req.SrcPulseCheck_M 00686000516740900
tb.dut.u_reg.u_wkup_thold_hi_cdc.BusySrcReqChk_A 00686000516297940400
tb.dut.u_reg.u_wkup_thold_hi_cdc.DstReqKnown_A 003157682306456700
tb.dut.u_reg.u_wkup_thold_hi_cdc.SrcAckBusyChk_A 00686000516385000
tb.dut.u_reg.u_wkup_thold_hi_cdc.SrcBusyKnown_A 0068600051668533397500
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A 00686000516385000
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M 003157682385000
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_src_to_dst_req.DstPulseCheck_A 003157682368400
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_src_to_dst_req.SrcPulseCheck_M 00686000516387800
tb.dut.u_reg.u_wkup_thold_lo_cdc.BusySrcReqChk_A 00686000516297656600
tb.dut.u_reg.u_wkup_thold_lo_cdc.DstReqKnown_A 003157682306456700
tb.dut.u_reg.u_wkup_thold_lo_cdc.SrcAckBusyChk_A 00686000516386400
tb.dut.u_reg.u_wkup_thold_lo_cdc.SrcBusyKnown_A 0068600051668533397500
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A 00686000516386400
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M 003157682386400
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_src_to_dst_req.DstPulseCheck_A 003157682370600
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_src_to_dst_req.SrcPulseCheck_M 00686000516389300
tb.dut.u_reg.wePulse 0068600051632986500

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_lc_sync_escalate_en.gen_flops.OutputDelay_A 00309930830406720726
tb.dut.u_reg.u_wdog_count_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 0031576824710421
tb.dut.u_reg.u_wkup_cause_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 00315768212570420
tb.dut.u_reg.u_wkup_count_hi_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 00315768200420
tb.dut.u_reg.u_wkup_count_lo_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 00315768226310420


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 006860007693289333289330
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 006860007692282283
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 006860007694014013
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 006860007692362363
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 006860007692972973
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 006860007691931933
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 006860007692122123
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00686000769172617260
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00686000769284328430
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 006860007691492814928300

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 006860007693289333289330
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 006860007692282283
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 006860007694014013
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 006860007692362363
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 006860007692972973
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 006860007691931933
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 006860007692122123
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00686000769172617260
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00686000769284328430
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 006860007691492814928300

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