Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 98.18 99.33 93.67 100.00 98.40 99.51
dut 98.18 99.33 93.67 100.00 98.40 99.51
aon_timer_csr_assert 100.00 100.00
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
tlul_assert_device 100.00 100.00 100.00 100.00
u_aon_intr_flop 100.00 100.00 100.00
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u_core 100.00 100.00 100.00 100.00
u_intr_hw 100.00 100.00 100.00 100.00
u_intr_sync 100.00 100.00 100.00
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u_secure_anchor_buf 100.00 100.00
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u_secure_anchor_buf 100.00 100.00
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u_secure_anchor_buf 100.00 100.00
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gen_buffs[2].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
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u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_reg 97.90 99.26 93.96 100.00 98.30 98.00
subtree...
u_sync_sleep_mode 100.00 100.00 100.00
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u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%