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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total428010
Category 0428010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total428010
Severity 0428010


Summary for Assertions
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Uncovered153.50
Success41396.50
Failure00.00
Incomplete92.10
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0080580500
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs_A 0020953160920940130600
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002095316091698530805
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0020953160916985300
tb.dut.u_edn_core.u_edn_main_sm.ErrorStStable_A 0020953160912136200
tb.dut.u_edn_core.u_edn_main_sm.FpvSecCmErrorStEscalate_A 0020953160912194200
tb.dut.u_edn_core.u_edn_main_sm.u_state_regs.AssertConnected_A 0080580500
tb.dut.u_edn_core.u_edn_main_sm.u_state_regs_A 0020949953520936923200
tb.dut.u_edn_core.u_intr_hw_edn_cmd_req_done.IntrTKind_A 0080580500
tb.dut.u_edn_core.u_intr_hw_edn_fatal_err.IntrTKind_A 0080580500
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.CheckHotOne_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.CheckNGreaterZero_A 0080580500
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.GntImpliesReady_A 002095316091406400
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.GntImpliesValid_A 002095316091406400
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.GrantKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.IdxKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.IndexIsCorrect_A 002095316091406400
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.LockArbDecision_A 0020953160961409300
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.NoReadyValidNoGrant_A 0020953160920869473700
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReadyAndValidImplyGrant_A 002095316091406400
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqAndReadyImplyGrant_A 002095316091406400
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqImpliesValid_A 0020953160962869200
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqStaysHighUntilGranted0_M 0020953160961409300
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ValidKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.DataKnown_A 0020935461531685600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.DepthKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.RvalidKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.WreadyKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.gen_normal_fifo.depthShallNotExceedParamDepth 0020953160935574800
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.DataKnown_A 0020935461530788200
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.DepthKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.RvalidKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.WreadyKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.gen_normal_fifo.depthShallNotExceedParamDepth 0020953160934666600
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.NumCopiesMustBeGreaterZero_A 0080580500
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.OutputsKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.gen_no_flops.OutputDelay_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.NumCopiesMustBeGreaterZero_A 0080580500
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.OutputsKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.gen_no_flops.OutputDelay_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.NumCopiesMustBeGreaterZero_A 0080580500
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tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.gen_no_flops.OutputDelay_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.NumCopiesMustBeGreaterZero_A 0080580500
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.OutputsKnown_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.gen_no_flops.OutputDelay_A 0020953160920940130600
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 00209531609778010805
tb.dut.u_edn_core.u_prim_packer_fifo_cs.ValidOPairedWithReadyI_A 002095316097780100
tb.dut.u_reg.en2addrHit 0021000707071571900
tb.dut.u_reg.reAfterRv 0021000707071571900
tb.dut.u_reg.rePulse 0021000707026556400
tb.dut.u_reg.u_chk.PayLoadWidthCheck 0097097000
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tb.dut.u_reg.u_reg_if.MatchedWidthAssert 0097097000
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tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 0097097000
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 0097097000
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 0097097000
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 0097097000
tb.dut.u_reg.wePulse 0021000707045015500

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002095316091899315480805
tb.dut.u_edn_core.gen_ep_blk[1].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002095316092654760805
tb.dut.u_edn_core.gen_ep_blk[2].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002095316092619110805
tb.dut.u_edn_core.gen_ep_blk[3].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002095316092027430805
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002095316091884020805
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002095316092009730805
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002095316091698530805
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.RoundRobin_A 0020953160900805
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 00209531609778010805


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0021000768156560
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tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0021000768137370
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00210007681770
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0021000768130300
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0021000768122220
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00210007681207720770
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00210007681358035800
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 002100076816062760627906

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 002100076813743740
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0021000768156560
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0021000768158580
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0021000768137370
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00210007681770
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0021000768130300
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0021000768122220
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00210007681207720770
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00210007681358035800
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 002100076816062760627906

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