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Assertions Uncovered:

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tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	1380709552	1380567214	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	1380709552	1380567214	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	1380709552	1380567214	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	907	907	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	1380709552	280736992	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	1380709552	1380567214	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	1380709552	1380567214	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	1380709552	1380567214	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	907	907	0	0
tb.dut.u_reg.u_socket.maxN	0	0	907	907	0	0
tb.dut.u_reg.wePulse	0	0	1380709552	66076794	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	742	742	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	742	742	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	742	742	0	0
tb.dut.u_tlul_adapter.TlOutKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.TlOutPayloadKnown_A	0	0	1367245890	146639714	0	0
tb.dut.u_tlul_adapter.TlOutPayloadKnown_AKnownEnable	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	742	742	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	742	742	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	1367245890	146639714	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1367245890	146639714	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	742	742	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	742	742	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.u_rspfifo.RvalidKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	1367245890	1367150606	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	1367245890	1367150606	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	1367245890	11704186	0	742
tb.dut.u_packer.DataOStableWhenPending_A	0	0	1367245890	13577480	0	742
tb.dut.u_packer.FlushFollowedByDone_A	0	0	1367245890	148110	0	742

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_tlul_adapter.u_rspfifo.DataKnown_A	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_sramreqfifo.DataKnown_A	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	Excluded	[UNSUPPORTED] excluded by fpv

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	1380710101	450448	450448	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1380710101	112	112	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1380710101	116	116	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1380710101	70	70	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1380710101	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1380710101	54	54	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1380710101	68	68	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	1380710101	6797	6797	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	1380710101	2498677	2498677	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	1380710101	43753623	43753623	706

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	1380710101	450448	450448	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1380710101	112	112	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1380710101	116	116	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1380710101	70	70	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1380710101	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1380710101	54	54	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1380710101	68	68	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	1380710101	6797	6797	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	1380710101	2498677	2498677	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	1380710101	43753623	43753623	706