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Assertions Uncovered:

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tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	1453903241	1453767079	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	1453903241	1453767079	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	1453903241	1453767079	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	913	913	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	1453903241	318621850	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	1453903241	1453767079	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	1453903241	1453767079	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	1453903241	1453767079	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	913	913	0	0
tb.dut.u_reg.u_socket.maxN	0	0	913	913	0	0
tb.dut.u_reg.wePulse	0	0	1453903241	71621570	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.TlOutKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.TlOutPayloadKnown_A	0	0	1415739705	165705240	0	0
tb.dut.u_tlul_adapter.TlOutPayloadKnown_AKnownEnable	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	1415739705	165705240	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1415739705	165705240	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.u_rspfifo.RvalidKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	1415739705	1415645850	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	1415739705	1415645850	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	1415739705	9676650	0	748
tb.dut.u_packer.DataOStableWhenPending_A	0	0	1415739705	11728952	0	748
tb.dut.u_packer.FlushFollowedByDone_A	0	0	1415739705	160379	0	748

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_tlul_adapter.u_rspfifo.DataKnown_A	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_sramreqfifo.DataKnown_A	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	Excluded	[UNSUPPORTED] excluded by fpv

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	1453903798	487869	487869	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1453903798	358	358	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1453903798	363	363	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1453903798	213	213	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1453903798	43	43	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1453903798	169	169	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1453903798	98	98	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	1453903798	8571	8571	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	1453903798	1961448	1961448	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	1453903798	41119700	41119700	714

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	1453903798	487869	487869	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1453903798	358	358	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1453903798	363	363	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1453903798	213	213	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1453903798	43	43	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1453903798	169	169	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1453903798	98	98	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	1453903798	8571	8571	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	1453903798	1961448	1961448	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	1453903798	41119700	41119700	714