Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 90.04 92.80 86.09 100.00 73.68 88.15 99.49
dut 90.04 92.80 86.09 100.00 73.68 88.15 99.49
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
hmac_csr_assert 100.00 100.00
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intr_hw_hmac_err 100.00 100.00 100.00 100.00 100.00
tlul_assert_device 100.00 100.00 100.00 100.00
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u_intr_enable_hmac_err 100.00 100.00 100.00 100.00
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u_intr_state_fifo_empty 62.59 77.78 50.00 60.00
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u_intr_state_hmac_done 100.00 100.00 100.00 100.00
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u_intr_state_hmac_err 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
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u_rsp_intg_gen 100.00 100.00 100.00
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reqfifo 100.00 100.00 100.00
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u_sram_byte 100.00 100.00
u_sramreqfifo 99.26 97.06 100.00 100.00 100.00
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0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%