Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 92.13 94.84 92.14 100.00 76.92 89.38 99.49
dut 92.13 94.84 92.14 100.00 76.92 89.38 99.49
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
hmac_csr_assert 100.00 100.00
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intr_hw_hmac_done 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_err 100.00 100.00 100.00 100.00 100.00
tlul_assert_device 100.00 100.00 100.00 100.00
u_hmac 88.20 93.53 86.85 88.89 83.52
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gen_multimode_logic.u_prim_sha2_multimode 88.26 95.56 90.62 80.00 86.84
u_pad 83.64 92.25 87.41 73.33 81.58
u_reg 98.21 94.86 97.48 100.00 98.72 100.00
u_alert_test 100.00 100.00
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u_chk 100.00 100.00
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reqfifo 100.00 100.00 100.00
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gen_dfifo[1].fifo_d 100.00 100.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
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u_status_fifo_empty 100.00 100.00
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u_tlul_adapter 88.51 94.09 86.85 80.25 92.86
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u_rspfifo 78.74 87.18 66.67 61.11 100.00
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u_sramreqfifo 78.08 86.84 62.96 62.50 100.00
gen_normal_fifo.u_fifo_cnt 63.15 84.00 60.00 45.45
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%