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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	531368454	13174397	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	531367416	52498	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	531368454	84506903	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	531368454	87837336	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	531367416	57532	0	0
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tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	531368454	102243685	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	531368454	92141841	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	531368454	102243685	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	531368454	102243685	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	531368454	102243685	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	531367416	31604	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	531367416	23891	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1637	1637	0	0
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tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1637	1637	0	0
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Detail Report for Cover Sequences

Cover Sequences All Matches:

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tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	531368454	1109026	1109026	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	531368454	154	154	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	531368454	168	168	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	531368454	112	112	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	531368454	26	26	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	531368454	88	88	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	531368454	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	531368454	2970	2970	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	531368454	18072463	18072463	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	531368454	22997907	22997907	1613

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	531368454	1109026	1109026	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	531368454	154	154	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	531368454	168	168	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	531368454	112	112	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	531368454	26	26	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	531368454	88	88	0
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