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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	541519810	13944138	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	541518786	15960	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	541519810	85729093	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	541519810	93503761	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	541518786	17767	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	541519810	93154845	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	541519810	109819645	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	541519810	93154845	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	541519810	109819645	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	541519810	109819645	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	541519810	109819645	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	541518786	9909	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	541518786	7355	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1637	1637	0	0
tb.dut.u_reg.en2addrHit	0	0	541518786	66054443	0	0
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tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1637	1637	0	0
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tb.dut.u_reg.wePulse	0	0	541518786	8180106	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	541519810	1200966	1200966	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	541519810	66	66	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	541519810	76	76	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	541519810	55	55	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	541519810	17	17	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	541519810	45	45	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	541519810	41	41	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	541519810	2273	2273	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	541519810	17894267	17894267	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	541519810	20937827	20937827	1616

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	541519810	1200966	1200966	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	541519810	66	66	0
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tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	541519810	17	17	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	541519810	45	45	0
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