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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	545276418	13675681	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	545275427	20492	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	545276418	87895010	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	545276418	92375017	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	545275427	22550	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	545276418	95169687	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	545276418	106564521	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	545276418	95169687	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	545276418	106564521	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	545276418	106564521	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	545276418	106564521	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	545275427	12780	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	545275427	9725	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1624	1624	0	0
tb.dut.u_reg.en2addrHit	0	0	545275427	69300155	0	0
tb.dut.u_reg.reAfterRv	0	0	545275427	69300001	0	0
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tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1624	1624	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1624	1624	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1624	1624	0	0
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tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1624	1624	0	0
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tb.dut.u_reg.wePulse	0	0	545275427	8171944	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	545276418	963767	963767	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	545276418	58	58	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	545276418	69	69	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	545276418	46	46	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	545276418	12	12	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	545276418	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	545276418	27	27	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	545276418	2980	2980	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	545276418	18375460	18375460	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	545276418	24124260	24124260	1602

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	545276418	963767	963767	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	545276418	58	58	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	545276418	69	69	0
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tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	545276418	12	12	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	545276418	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	545276418	27	27	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	545276418	2980	2980	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	545276418	18375460	18375460	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	545276418	24124260	24124260	1602