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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	577105236	15250754	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	577104198	10590	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	577105236	92912823	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	577105236	88685855	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	577104198	11729	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	577105236	101508278	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	577105236	104390412	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	577105236	101508278	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	577105236	104390412	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	577105236	104390412	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	577105236	104390412	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	577104198	6608	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	577104198	5078	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1645	1645	0	0
tb.dut.u_reg.en2addrHit	0	0	577104198	72117866	0	0
tb.dut.u_reg.reAfterRv	0	0	577104198	72117696	0	0
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tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1645	1645	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1645	1645	0	0
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tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1645	1645	0	0
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tb.dut.u_reg.wePulse	0	0	577104198	8989971	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	577105236	1364404	1364404	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	577105236	59	59	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	577105236	62	62	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	577105236	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	577105236	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	577105236	32	32	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	577105236	14	14	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	577105236	2938	2938	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	577105236	23351907	23351907	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	577105236	24059498	24059498	1623

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	577105236	1364404	1364404	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	577105236	59	59	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	577105236	62	62	0
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tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	577105236	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	577105236	32	32	0
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