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Detail Report for Assertions

Assertions Uncovered:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
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tb.dut.i2c_core.u_fifos.u_ram_arbiter.ReqStaysHighUntilGranted0_M	0	0	411754288	0	0	0

Assertions Success:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
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tb.dut.i2c_core.u_fifos.u_tx_fifo_sram_adapter.MinimalSramFifoDepth_A	0	0	1306	1306	0	0
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tb.dut.i2c_core.u_fifos.u_tx_fifo_sram_adapter.u_oup_buf.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	411754288	109318698	0	0
tb.dut.i2c_core.u_i2c_controller_fsm.SclOutputGlitch_A	0	0	411754288	5083288	0	0
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tb.dut.i2c_csr_assert.TlulOOBAddrErr_A	0	0	412372379	7995	0	0
tb.dut.i2c_csr_assert.ctrl_rd_A	0	0	412372379	1408	0	0
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Assertions Incomplete:

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Detail Report for Cover Sequences

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Cover Sequences First Matches:

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