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Assertions Uncovered:

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Assertions Success:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

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Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	687388	656	656	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	687388	133	133	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	687388	145	145	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	687388	95	95	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	687388	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	687388	85	85	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	687388	88	88	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	687388	2732	2732	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	687388	7641	7641	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	687388	15603	15603	141