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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total440010
Category 0440010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total440010
Severity 0440010


Summary for Assertions
NUMBERPERCENT
Total Number440100.00
Uncovered71.59
Success43398.41
Failure00.00
Incomplete10.23
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONS   CATEGORY   SEVERITY   ATTEMPTS   REAL SUCCESSES   FAILURES   INCOMPLETE   SRC   
tb.dut.i2c_core.u_fifos.AcqWriteStableBeforeHandshake_A 00374910168000
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tb.dut.i2c_csr_assert.TlulOOBAddrErr_A 00378129761000

Assertions Success:
ASSERTIONS   CATEGORY   SEVERITY   ATTEMPTS   REAL SUCCESSES   FAILURES   INCOMPLETE   SRC   
tb.dut.AlertKnownO_A 0037745818837728091200
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tb.dut.IntrCommandCompleteKnownO_A 0037745818837728091200
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tb.dut.IntrHostTimeoutKnownO_A 0037745818837728091200
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tb.dut.i2c_core.intr_hw_fmt_threshold.IntrTKind_A 001691169100
tb.dut.i2c_core.intr_hw_host_timeout.IntrTKind_A 001691169100
tb.dut.i2c_core.intr_hw_rx_overflow.IntrTKind_A 001691169100
tb.dut.i2c_core.intr_hw_rx_threshold.IntrTKind_A 001691169100
tb.dut.i2c_core.intr_hw_scl_interference.IntrTKind_A 001691169100
tb.dut.i2c_core.intr_hw_sda_interference.IntrTKind_A 001691169100
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tb.dut.i2c_core.intr_hw_stretch_timeout.IntrTKind_A 001691169100
tb.dut.i2c_core.intr_hw_tx_stretch.IntrTKind_A 001691169100
tb.dut.i2c_core.intr_hw_tx_threshold.IntrTKind_A 001691169100
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tb.dut.i2c_core.u_fifos.u_tx_fifo_sram_adapter.u_oup_buf.gen_normal_fifo.depthShallNotExceedParamDepth 003774581883409564300
tb.dut.i2c_core.u_i2c_controller_fsm.SclOutputGlitch_A 00377458188378636200
tb.dut.i2c_core.u_i2c_target_fsm.AcqDepthRdCheck_A 00377458188103267000
tb.dut.i2c_core.u_i2c_target_fsm.AcqFifoDeepEnough_A 0037745818837728091200
tb.dut.i2c_core.u_i2c_target_fsm.SclOutputGlitch_A 003774581886059900
tb.dut.i2c_csr_assert.ctrl_rd_A 00378129761297900
tb.dut.i2c_csr_assert.host_fifo_config_rd_A 00378129761419200
tb.dut.i2c_csr_assert.host_nack_handler_timeout_rd_A 00378129761167700
tb.dut.i2c_csr_assert.host_timeout_ctrl_rd_A 00378129761161800
tb.dut.i2c_csr_assert.intr_enable_rd_A 00378129761443500
tb.dut.i2c_csr_assert.ovrd_rd_A 00378129761251300
tb.dut.i2c_csr_assert.target_fifo_config_rd_A 00378129761196800
tb.dut.i2c_csr_assert.target_id_rd_A 00378129761212300
tb.dut.i2c_csr_assert.target_timeout_ctrl_rd_A 00378129761175600
tb.dut.i2c_csr_assert.timeout_ctrl_rd_A 00378129761200100
tb.dut.i2c_csr_assert.timing0_rd_A 00378129761173800
tb.dut.i2c_csr_assert.timing1_rd_A 00378129761185300
tb.dut.i2c_csr_assert.timing2_rd_A 00378129761184500
tb.dut.i2c_csr_assert.timing3_rd_A 00378129761168600
tb.dut.i2c_csr_assert.timing4_rd_A 00378129761177400
tb.dut.tlul_assert_device.aKnown_A 003781297613947252700
tb.dut.tlul_assert_device.aKnown_AKnownEnable 0037812976137791545000
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tb.dut.tlul_assert_device.dKnown_AKnownEnable 0037812976137791545000
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tb.dut.tlul_assert_device.gen_assert_final[0].noOutstandingReqsAtEndOfSim_A 001856185600
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Detail Report for Cover Sequences

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Cover Sequences First Matches:
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