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Assertions Uncovered:

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Assertions Success:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

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tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	651458	275	275	0
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tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	651458	206	206	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	651458	32	32	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	651458	159	159	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	651458	195	195	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	651458	3478	3478	0
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tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	651458	13368	13368	144

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	651458	809	809	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	651458	275	275	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	651458	288	288	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	651458	206	206	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	651458	32	32	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	651458	159	159	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	651458	195	195	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	651458	3478	3478	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	651458	6926	6926	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	651458	13368	13368	144