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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total440010
Category 0440010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total440010
Severity 0440010


Summary for Assertions
NUMBERPERCENT
Total Number440100.00
Uncovered71.59
Success43398.41
Failure00.00
Incomplete10.23
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONS   CATEGORY   SEVERITY   ATTEMPTS   REAL SUCCESSES   FAILURES   INCOMPLETE   SRC   
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tb.dut.i2c_csr_assert.TlulOOBAddrErr_A 00396343639000

Assertions Success:
ASSERTIONS   CATEGORY   SEVERITY   ATTEMPTS   REAL SUCCESSES   FAILURES   INCOMPLETE   SRC   
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tb.dut.i2c_core.intr_hw_rx_overflow.IntrTKind_A 001691169100
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tb.dut.i2c_core.intr_hw_scl_interference.IntrTKind_A 001691169100
tb.dut.i2c_core.intr_hw_sda_interference.IntrTKind_A 001691169100
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tb.dut.i2c_core.u_i2c_controller_fsm.SclOutputGlitch_A 00395654396363690800
tb.dut.i2c_core.u_i2c_target_fsm.AcqDepthRdCheck_A 0039565439697681100
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tb.dut.i2c_core.u_i2c_target_fsm.SclOutputGlitch_A 003956543966139500
tb.dut.i2c_csr_assert.ctrl_rd_A 00396343639275600
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tb.dut.i2c_csr_assert.host_nack_handler_timeout_rd_A 00396343639168000
tb.dut.i2c_csr_assert.host_timeout_ctrl_rd_A 00396343639151100
tb.dut.i2c_csr_assert.intr_enable_rd_A 00396343639496300
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tb.dut.tlul_assert_device.aKnown_A 003963436394144993300
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Detail Report for Cover Sequences

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Cover Sequences First Matches:
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