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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_device.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A	0	0	1065	1065	0	0
tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	1065	1065	0	0
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	1065	1065	0	0
tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	29056498	522454	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	29055862	9558	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	29056498	4679360	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	28920723	5861378	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	29055862	9504	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	29056498	5137310	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	29056498	6877010	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	29056498	5137310	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	29056498	6877010	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	29056498	6877010	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	29056498	6877010	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	29055862	6722	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	29055862	6580	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1065	1065	0	0
tb.dut.u_checks.gen_key_chk[0].u_key_pad.WidthCheck_A	0	0	860	860	0	0
tb.dut.u_checks.gen_key_chk[1].u_key_pad.WidthCheck_A	0	0	860	860	0	0
tb.dut.u_checks.u_creator_seed.WidthCheck_A	0	0	860	860	0	0
tb.dut.u_checks.u_devid.WidthCheck_A	0	0	860	860	0	0
tb.dut.u_checks.u_health_state.WidthCheck_A	0	0	860	860	0	0
tb.dut.u_checks.u_owner_seed.WidthCheck_A	0	0	860	860	0	0
tb.dut.u_ctrl.CntZero_A	0	0	26185068	27818	0	0
tb.dut.u_ctrl.DataEnDis_A	0	0	25808331	27276	0	0
tb.dut.u_ctrl.DataEn_A	0	0	25808331	6745491	0	0
tb.dut.u_ctrl.GeneralLegalCommands_A	0	0	27069795	47323	0	0
tb.dut.u_ctrl.InitLegalCommands_A	0	0	27069795	1488745	0	0
tb.dut.u_ctrl.LoadKey_A	0	0	26837147	20677765	0	0
tb.dut.u_ctrl.OwnerLegalCommands_A	0	0	27069795	1505243	0	0
tb.dut.u_ctrl.SameErrCnt_A	0	0	860	860	0	0
tb.dut.u_ctrl.StageDisableSel_A	0	0	27069795	886084	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs.AssertConnected_A	0	0	860	860	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs_A	0	0	27069795	26910307	0	0
tb.dut.u_ctrl.u_hw_sel.OutputsKnown_A	0	0	27069795	26910307	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs.AssertConnected_A	0	0	860	860	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs_A	0	0	27069795	26910307	0	0
tb.dut.u_ctrl.u_state_regs.AssertConnected_A	0	0	860	860	0	0
tb.dut.u_ctrl.u_state_regs_A	0	0	27069795	26910307	0	0
tb.dut.u_intr_op_done.IntrTKind_A	0	0	860	860	0	0
tb.dut.u_kmac_if.AdvRemBytes_A	0	0	860	860	0	0
tb.dut.u_kmac_if.GenRemBytes_A	0	0	860	860	0	0
tb.dut.u_kmac_if.IdRemBytes_A	0	0	860	860	0	0
tb.dut.u_kmac_if.LastStrb_A	0	0	26185068	18905299	0	0
tb.dut.u_kmac_if.u_state_regs.AssertConnected_A	0	0	860	860	0	0
tb.dut.u_kmac_if.u_state_regs_A	0	0	27069795	26910307	0	0
tb.dut.u_lc_keymgr_en_sync.NumCopiesMustBeGreaterZero_A	0	0	860	860	0	0
tb.dut.u_lc_keymgr_en_sync.OutputsKnown_A	0	0	27069795	26910307	0	0
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	27069795	26903671	0	2580
tb.dut.u_reg.en2addrHit	0	0	29055862	4830731	0	0
tb.dut.u_reg.reAfterRv	0	0	29055862	4830731	0	0
tb.dut.u_reg.rePulse	0	0	29055862	4456080	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1065	1065	0	0
tb.dut.u_reg.u_control_shadowed_cdi_sel.CheckSwAccessIsLegal_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_control_shadowed_cdi_sel.MubiIsNotYetSupported_A	0	0	29055862	28821801	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.CheckSwAccessIsLegal_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.MubiIsNotYetSupported_A	0	0	29055862	28821801	0	0
tb.dut.u_reg.u_control_shadowed_operation.CheckSwAccessIsLegal_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_control_shadowed_operation.MubiIsNotYetSupported_A	0	0	29055862	28821801	0	0
tb.dut.u_reg.u_max_creator_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_max_creator_key_ver_shadowed.MubiIsNotYetSupported_A	0	0	29055862	28821801	0	0
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.MubiIsNotYetSupported_A	0	0	29055862	28821801	0	0
tb.dut.u_reg.u_max_owner_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_max_owner_key_ver_shadowed.MubiIsNotYetSupported_A	0	0	29055862	28821801	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1065	1065	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1065	1065	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.CheckSwAccessIsLegal_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.MubiIsNotYetSupported_A	0	0	29055862	28821801	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1065	1065	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1065	1065	0	0
tb.dut.u_reg.wePulse	0	0	29055862	374651	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputDiffFromPrev_A	0	0	27069795	20062429	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputValid_A	0	0	27069795	99210	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA	0	0	27069795	198553	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB	0	0	27069795	198541	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	40167128	198628	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	27069795	99210	0	0
tb.dut.u_sideload_ctrl.KmacKeySource_a	0	0	26837147	11383	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.NumCopiesMustBeGreaterZero_A	0	0	860	860	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.OutputsKnown_A	0	0	27069795	26910307	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.gen_no_flops.OutputDelay_A	0	0	27069795	26910307	0	0
tb.dut.u_sideload_ctrl.u_state_regs.AssertConnected_A	0	0	860	860	0	0
tb.dut.u_sideload_ctrl.u_state_regs_A	0	0	27069795	26910307	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_ctrl.SecCmCFILinear_A	0	0	27069795	0	0	4757
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	27069795	26903671	0	2580

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.DataOStableWhenPending_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.ValidOPairedWithReadyI_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	29056498	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	29056498	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	29056498	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	29056498	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	29056498	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	29056498	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	29056498	10214	10214	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	29056498	9915	9915	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	29056498	109112	109112	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	29056498	2619920	2619920	1029

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	29056498	10214	10214	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	29056498	9915	9915	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	29056498	109112	109112	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	29056498	2619920	2619920	1029