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Assertions Uncovered:

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tb.dut.u_lc_ctrl_fsm.u_lc_ctrl_signal_decode.StateInScrap_A	0	0	107274294	5801	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.OutputsKnown_A	0	0	106995221	102748210	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	106995221	102578197	0	2430
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.OutputsKnown_A	0	0	106927264	102682783	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.gen_no_flops.OutputDelay_A	0	0	106927264	102682783	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.OutputsKnown_A	0	0	106919358	102671831	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	106919358	102671831	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	106893823	102650768	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	106893823	102650768	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	102136289	98244517	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	107274294	46884768	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	103005514	23242	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	107274294	24465	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	104874003	100710376	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	77633599	77632777	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	107274294	107273472	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	107274294	102971616	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	107274294	102971616	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	57421	56599	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	950	128	0	0
tb.dut.u_reg.en2addrHit	0	0	109823701	3780993	0	0
tb.dut.u_reg.reAfterRv	0	0	109823701	3780993	0	0
tb.dut.u_reg.rePulse	0	0	109823701	3438418	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.wePulse	0	0	109823701	342575	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	109823701	409636	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	109823701	409636	0	0
tb.dut.u_reg_tap.rePulse	0	0	109823701	264562	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.wePulse	0	0	109823701	145074	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	107274294	397995	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	822	822	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	822	822	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	107274294	5486129	0	71
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	107274294	16869068	0	11
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	107274294	593873	0	8
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	107274294	0	0	2167
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	106927264	102512854	0	2436
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	106927264	102512854	0	2436
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	106995221	102578197	0	2430

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	109824318	944	944	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	109824318	58	58	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	109824318	58	58	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	109824318	30	30	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	109824318	19	19	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	109824318	22	22	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	109824318	15	15	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	109824318	3671	3671	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	109824318	9720	9720	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	109824318	1038093	1038093	296

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	109824318	944	944	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	109824318	58	58	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	109824318	58	58	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	109824318	30	30	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	109824318	19	19	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	109824318	22	22	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	109824318	15	15	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	109824318	3671	3671	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	109824318	9720	9720	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	109824318	1038093	1038093	296