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tb.dut.u_lc_ctrl_fsm.u_lc_ctrl_signal_decode.StateInScrap_A	0	0	123685721	7083	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.OutputsKnown_A	0	0	123388191	118806665	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	123388191	118623080	0	2433
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.OutputsKnown_A	0	0	123286086	118703590	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.gen_no_flops.OutputDelay_A	0	0	123286086	118703590	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.OutputsKnown_A	0	0	123280887	118694326	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	123280887	118694326	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	123277663	118694752	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	123277663	118694752	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	116843819	112712065	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	123685721	54401854	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	119409946	23544	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	123685721	24900	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	120618467	116151147	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	93240205	93239383	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	123685721	123684899	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	123685721	119046615	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	123685721	119046615	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	61965	61143	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	957	135	0	0
tb.dut.u_reg.en2addrHit	0	0	126144232	4374308	0	0
tb.dut.u_reg.reAfterRv	0	0	126144232	4374308	0	0
tb.dut.u_reg.rePulse	0	0	126144232	4016178	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.wePulse	0	0	126144232	358130	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	126144232	472378	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	126144232	472378	0	0
tb.dut.u_reg_tap.rePulse	0	0	126144232	309732	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.wePulse	0	0	126144232	162646	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	123685721	461615	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	822	822	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	822	822	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	123685721	6047960	0	71
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	123685721	21694428	0	8
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	123685721	725069	0	9
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	123685721	0	0	2164
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	123286086	118519966	0	2433
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	123286086	118519966	0	2433
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	123388191	118623080	0	2433

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	126144860	688	688	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	126144860	57	57	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	126144860	60	60	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	126144860	21	21	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	126144860	33	33	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	126144860	19	19	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	126144860	31	31	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	126144860	4324	4324	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	126144860	11070	11070	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	126144860	952193	952193	297

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	126144860	688	688	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	126144860	57	57	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	126144860	60	60	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	126144860	21	21	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	126144860	33	33	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	126144860	19	19	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	126144860	31	31	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	126144860	4324	4324	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	126144860	11070	11070	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	126144860	952193	952193	297