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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total392010
Category 0392010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total392010
Severity 0392010


Summary for Assertions
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Success38898.98
Failure00.00
Incomplete71.79
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_reg_tap.wePulse 009810812514067600
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs 009607480538346400
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A 0080380300
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck 0080380300

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A 00960748054683163055
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A 00960748051802962709
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A 009607480556164608
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A 0096074805002152
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A 00958408549166740902394
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A 00958408549166740902394
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A 00958681049170071102397


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00981087149179170
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 009810871497970
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 009810871497970
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 009810871456560
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 009810871428280
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 009810871441410
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 009810871454540
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 0098108714212121210
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 0098108714821582150
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 0098108714724964724964301

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00981087149179170
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 009810871497970
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 009810871497970
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 009810871456560
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 009810871428280
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 009810871441410
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 009810871454540
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 0098108714212121210
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