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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	104206817	100015109	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	104202943	100012541	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	104202943	100012541	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	98404363	94641624	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	104615950	40780396	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	100710727	21474	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	104615950	22805	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	101855715	97778314	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	76290525	76289713	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	104615950	104615138	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	104615950	100369353	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	104615950	100369353	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	56802	55990	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	950	138	0	0
tb.dut.u_reg.en2addrHit	0	0	106806977	3605055	0	0
tb.dut.u_reg.reAfterRv	0	0	106806977	3605054	0	0
tb.dut.u_reg.rePulse	0	0	106806977	3265563	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.wePulse	0	0	106806977	339491	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	106806977	377201	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	106806977	377201	0	0
tb.dut.u_reg_tap.rePulse	0	0	106806977	237134	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.wePulse	0	0	106806977	140067	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	104615950	366640	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	812	812	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	812	812	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	104615950	4915340	0	68
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	104615950	20190921	0	16
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	104615950	593353	0	4
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	104615950	0	0	2061
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	104253147	99894256	0	2409
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	104253147	99894256	0	2409
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	104348963	99989319	0	2415

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	106807583	823	823	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	106807583	37	37	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	106807583	39	39	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	106807583	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	106807583	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	106807583	11	11	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	106807583	16	16	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	106807583	3501	3501	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	106807583	9043	9043	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	106807583	779467	779467	298

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	106807583	823	823	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	106807583	37	37	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	106807583	39	39	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	106807583	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	106807583	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	106807583	11	11	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	106807583	16	16	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	106807583	3501	3501	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	106807583	9043	9043	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	106807583	779467	779467	298