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tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.OutputsKnown_A	0	0	56655388	53449783	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	56655388	53321098	0	2448
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.OutputsKnown_A	0	0	56573018	53367037	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.gen_no_flops.OutputDelay_A	0	0	56573018	53367037	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.OutputsKnown_A	0	0	56532300	53327298	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	56532300	53327298	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	56545345	53339982	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	56545345	53339982	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	52883919	49940815	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	56941298	14682417	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	53796764	17604	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	56941298	18832	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	55126953	51987118	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	41044256	41043434	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	56941298	56940476	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	56941298	53678752	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	56941298	53678752	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	43653	42831	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	936	114	0	0
tb.dut.u_reg.en2addrHit	0	0	59264237	1583498	0	0
tb.dut.u_reg.reAfterRv	0	0	59264237	1583498	0	0
tb.dut.u_reg.rePulse	0	0	59264237	1298028	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.wePulse	0	0	59264237	285470	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	59264237	222400	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	59264237	222400	0	0
tb.dut.u_reg_tap.rePulse	0	0	59264237	130683	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.wePulse	0	0	59264237	91717	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	56941298	211736	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	822	822	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	822	822	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	56941298	3013290	0	64
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	56941298	12649364	0	10
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	56941298	379156	0	11
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	56941298	258524	0	2125
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	56573018	53238337	0	2439
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	56573018	53238337	0	2439
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	56655388	53321098	0	2448

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	59264895	774	774	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	59264895	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	59264895	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	59264895	6	6	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	59264895	10	10	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	59264895	4	4	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	59264895	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	59264895	3284	3284	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	59264895	8433	8433	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	59264895	649419	649419	300

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	59264895	774	774	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	59264895	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	59264895	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	59264895	6	6	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	59264895	10	10	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	59264895	4	4	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	59264895	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	59264895	3284	3284	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	59264895	8433	8433	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	59264895	649419	649419	300