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tb.dut.u_lc_ctrl_fsm.u_lc_ctrl_signal_decode.StateInScrap_A	0	0	122968241	6686	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.NumCopiesMustBeGreaterZero_A	0	0	821	821	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.OutputsKnown_A	0	0	122673094	118199691	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	122673094	118020418	0	2442
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.NumCopiesMustBeGreaterZero_A	0	0	821	821	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.OutputsKnown_A	0	0	122608289	118134268	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.gen_no_flops.OutputDelay_A	0	0	122608289	118134268	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.NumCopiesMustBeGreaterZero_A	0	0	821	821	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.OutputsKnown_A	0	0	122600549	118122497	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	122600549	118122497	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	821	821	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	122604422	118128451	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	122604422	118128451	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	821	821	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	116784537	112727956	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	122968241	55615239	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	118670237	23636	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	122968241	24929	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	821	821	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	119974131	115604832	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	101765729	101764908	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	122968241	122967420	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	821	821	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	122968241	118436663	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	122968241	118436663	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	60528	59707	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	926	105	0	0
tb.dut.u_reg.en2addrHit	0	0	125359794	3773533	0	0
tb.dut.u_reg.reAfterRv	0	0	125359794	3773533	0	0
tb.dut.u_reg.rePulse	0	0	125359794	3428846	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1006	1006	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1006	1006	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1006	1006	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1006	1006	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1006	1006	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1006	1006	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1006	1006	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1006	1006	0	0
tb.dut.u_reg.wePulse	0	0	125359794	344687	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	125359794	522227	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	125359794	522227	0	0
tb.dut.u_reg_tap.rePulse	0	0	125359794	354469	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	1006	1006	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	1006	1006	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	1006	1006	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	1006	1006	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1006	1006	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1006	1006	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	1006	1006	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1006	1006	0	0
tb.dut.u_reg_tap.wePulse	0	0	125359794	167758	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	122968241	511167	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	821	821	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	821	821	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	122968241	6146088	0	91
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	122968241	19942629	0	15
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	122968241	738103	0	12
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	122968241	0	0	2091
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	122608289	117954986	0	2427
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	122608289	117954986	0	2427
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	122673094	118020418	0	2442

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	125360397	1019	1019	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	125360397	76	76	2
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	125360397	78	78	2
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	125360397	44	44	2
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	125360397	23	23	2
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	125360397	37	37	2
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	125360397	26	26	2
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	125360397	4435	4435	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	125360397	9400	9400	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	125360397	586529	586529	298

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	125360397	1019	1019	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	125360397	76	76	2
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	125360397	78	78	2
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	125360397	44	44	2
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	125360397	23	23	2
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	125360397	37	37	2
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	125360397	26	26	2
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	125360397	4435	4435	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	125360397	9400	9400	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	125360397	586529	586529	298