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Assertions Uncovered:

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tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	95731275	91786368	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	95731275	91786368	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	90972059	87361906	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	96149031	39679320	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	92363609	21390	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	96149031	22677	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	93700285	89830591	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	70681073	70680261	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	96149031	96148219	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	96149031	92147956	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	96149031	92147956	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	53414	52602	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	921	109	0	0
tb.dut.u_reg.en2addrHit	0	0	98055068	3625541	0	0
tb.dut.u_reg.reAfterRv	0	0	98055068	3625541	0	0
tb.dut.u_reg.rePulse	0	0	98055068	3301026	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.wePulse	0	0	98055068	324515	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	98055068	372798	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	98055068	372798	0	0
tb.dut.u_reg_tap.rePulse	0	0	98055068	239420	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.wePulse	0	0	98055068	133378	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	96149031	362986	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	812	812	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	812	812	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	96149031	4171112	0	78
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	96149031	17278042	0	7
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	96149031	608370	0	9
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	96149031	0	0	2189
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	95753891	91655266	0	2400
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	95753891	91655266	0	2400
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	95870609	91766871	0	2412

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	98055699	907	907	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	98055699	57	57	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	98055699	57	57	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	98055699	29	29	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	98055699	25	25	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	98055699	25	25	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	98055699	28	28	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	98055699	4023	4023	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	98055699	12414	12414	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	98055699	929007	929007	306

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	98055699	907	907	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	98055699	57	57	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	98055699	57	57	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	98055699	29	29	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	98055699	25	25	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	98055699	25	25	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	98055699	28	28	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	98055699	4023	4023	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	98055699	12414	12414	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	98055699	929007	929007	306