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tb.dut.prim_tlul_assert_device.gen_device.aDataKnown_M	0	0	2944052	41152	0	0
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tb.dut.prim_tlul_assert_device.gen_device.legalAParam_M	0	0	2944052	78384	0	0
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tb.dut.prim_tlul_assert_device.gen_device.respMustHaveReq_A	0	0	2944052	94792	0	0
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tb.dut.prim_tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	2944052	94792	0	0
tb.dut.prim_tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	2943931	2207	0	0
tb.dut.prim_tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	2943931	1900	0	0
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tb.dut.u_otp.gen_generic.u_impl_generic.u_reg_top.u_rsp_intg_gen.PayLoadWidthCheck	0	0	174	174	0	0
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tb.dut.u_reg_core.en2addrHit	0	0	2943931	52758	0	0
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tb.dut.u_reg_core.u_chk.PayLoadWidthCheck	0	0	174	174	0	0
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tb.dut.u_reg_core.u_reg_if.MatchedWidthAssert	0	0	174	174	0	0
tb.dut.u_reg_core.u_reg_if.u_err.dataWidthOnly32_A	0	0	174	174	0	0
tb.dut.u_reg_core.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	174	174	0	0
tb.dut.u_reg_core.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	174	174	0	0
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tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.DataKnown_A	0	0	2943931	15504	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.DepthKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.RvalidKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.WreadyKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.rspfifo.DataKnown_A	0	0	2943931	15985	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.rspfifo.DepthKnown_A	0	0	2943931	2889714	0	0
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tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.rspfifo.WreadyKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A	0	0	2943931	102113	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	2943931	133496	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	2943931	2889714	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.maxN	0	0	174	174	0	0
tb.dut.u_reg_core.wePulse	0	0	2943931	31671	0	0

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.core_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2944052	585	585	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2944052	137	137	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2944052	137	137	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2944052	84	84	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2944052	22	22	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2944052	71	71	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2944052	77	77	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2944052	3381	3381	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2944052	6564	6564	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2944052	5836	5836	155
tb.dut.prim_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2944052	339	339	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2944052	61	61	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2944052	64	64	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2944052	45	45	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2944052	4	4	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2944052	33	33	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2944052	9	9	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2944052	1123	1123	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2944052	2461	2461	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2944052	4474	4474	55

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.core_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2944052	585	585	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2944052	137	137	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2944052	137	137	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2944052	84	84	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2944052	22	22	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2944052	71	71	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2944052	77	77	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2944052	3381	3381	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2944052	6564	6564	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2944052	5836	5836	155
tb.dut.prim_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2944052	339	339	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2944052	61	61	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2944052	64	64	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2944052	45	45	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2944052	4	4	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2944052	33	33	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2944052	9	9	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2944052	1123	1123	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2944052	2461	2461	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2944052	4474	4474	55