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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.WdataOutKnown_A	0	0	288170688	287989096	0	0
tb.dut.u_tl_adapter_rom.WeOutKnown_A	0	0	288170688	287989096	0	0
tb.dut.u_tl_adapter_rom.WmaskOutKnown_A	0	0	288170688	287989096	0	0
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	339	339	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	339	339	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	288170688	53965	0	0
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tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	339	339	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	339	339	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	288170688	123608	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A	0	0	288170688	287989096	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	288170688	123608	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	288170688	53965	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	288170688	287989096	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	288170688	287989096	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	288170688	287989096	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	288170688	53965	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	288170688	0	0	337
tb.dut.PwrmgrDataChk_A	0	0	288170688	0	0	337
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	288170688	0	0	1351

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	328420799	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	328420799	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	328420799	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	328420799	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	328420799	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	328420799	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	328420799	346	346	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	328420799	97	97	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	328420799	100	100	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	328420799	27	27	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	328420799	54	54	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	328420799	24	24	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	328420799	46	46	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	328420799	810	810	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	328420799	2720	2720	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	328420799	4458	4458	190
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	328420799	2920184	2920184	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	328420799	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	328420799	15091	15091	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	328420799	531	531	135

Cover Sequences First Matches:

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