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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	321	321	0	0
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tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	182581523	40268	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	182581523	4823188	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	321	321	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	321	321	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	182581523	58907	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	182581523	182408356	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	182581523	182408356	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	182581523	58907	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	182581523	40268	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	182581523	182408356	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	182581523	182408356	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	182581523	182408356	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	182581523	40268	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	182581523	0	0	320
tb.dut.PwrmgrDataChk_A	0	0	182581523	0	0	320
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	182581523	0	0	1282

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	204052626	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	204052626	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	204052626	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	204052626	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	204052626	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	204052626	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	204052626	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	204052626	281	281	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	204052626	61	61	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	204052626	62	62	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	204052626	8	8	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	204052626	39	39	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	204052626	7	7	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	204052626	34	34	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	204052626	531	531	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	204052626	1172	1172	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	204052626	4260	4260	193
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	204052626	1097010	1097010	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	204052626	14377	14377	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	204052626	344	344	138

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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