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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	320	320	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	320	320	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	201368213	40796	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	201368213	7866209	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	320	320	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	320	320	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	201368213	74035	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	201368213	74035	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	201368213	40796	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	201368213	201197261	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	201368213	201197261	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	201368213	201197261	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	201368213	40796	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	201368213	0	0	320
tb.dut.PwrmgrDataChk_A	0	0	201368213	0	0	320
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	201368213	0	0	1279

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	225158628	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	225158628	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	225158628	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	225158628	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	225158628	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	225158628	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	225158628	275	275	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	225158628	43	43	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	225158628	43	43	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	225158628	10	10	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	225158628	19	19	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	225158628	9	9	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	225158628	19	19	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	225158628	819	819	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	225158628	1366	1366	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	225158628	5171	5171	194
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	225158628	1300070	1300070	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	225158628	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	225158628	13846	13846	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	225158628	358	358	140

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	225158628	275	275	0
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