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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	29925693	28721	0	0

Assertions Incomplete:

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tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	29925693	5361	0	1243

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Detail Report for Cover Sequences

Cover Sequences Uncovered:

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Cover Sequences All Matches:

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tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	32837415	10	10	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	32837415	37	37	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	32837415	1316	1316	0
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tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	32837415	2923	2923	142
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	32837415	81385	81385	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	32837415	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	32837415	11269	11269	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	32837415	292	292	88

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	32837415	298	298	0
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