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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	310	310	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	270867919	27322	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	270867919	270692293	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	270867919	27322	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	270867919	0	0	310
tb.dut.PwrmgrDataChk_A	0	0	270867919	0	0	310
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	270867919	0	0	1240

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

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tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	313184854	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	313184854	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	313184854	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	313184854	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	313184854	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	313184854	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	313184854	233	233	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	313184854	46	46	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	313184854	47	47	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	313184854	9	9	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	313184854	28	28	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	313184854	10	10	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	313184854	28	28	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	313184854	1088	1088	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	313184854	1640	1640	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	313184854	4169	4169	190
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	313184854	2811874	2811874	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	313184854	13400	13400	0
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Cover Sequences First Matches:

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