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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	308	308	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	44472804	27620	0	0

Assertions Incomplete:

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tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	44472804	5062	0	1228

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

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tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	49747941	0	0	0
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Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	49747941	249	249	0
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tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	49747941	16	16	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	49747941	980	980	0
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tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	49747941	1750	1750	148
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	49747941	120466	120466	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	49747941	12239	12239	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	49747941	300	300	93

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	49747941	249	249	0
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