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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	50861356	29360	0	0

Assertions Incomplete:

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tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	50861356	5144	0	1250

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Detail Report for Cover Sequences

Cover Sequences Uncovered:

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Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	57691525	39	39	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	57691525	1620	1620	0
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tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	57691525	2508	2508	146
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	57691525	93200	93200	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	57691525	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	57691525	12890	12890	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	57691525	365	365	91

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	57691525	255	255	0
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