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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	42542906	26588	0	0

Assertions Incomplete:

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tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	42542906	4767	0	1251

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Detail Report for Cover Sequences

Cover Sequences Uncovered:

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Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	48610647	294	294	0
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tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	48610647	1617	1617	0
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tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	48610647	3068	3068	148
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	48610647	174132	174132	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	48610647	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	48610647	12469	12469	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	48610647	318	318	93

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	48610647	294	294	0
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