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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	279	279	0	0
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tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	279	279	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	279	279	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	90131657	39043	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	90131657	39043	0	0
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	279	279	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	90131657	24433	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	90131657	89965881	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	90131657	89965881	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	90131657	24433	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	90131657	0	0	279
tb.dut.PwrmgrDataChk_A	0	0	90131657	0	0	279
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	90131657	0	0	1115

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	95759119	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	95759119	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	95759119	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	95759119	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	95759119	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	95759119	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	95759119	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	95759119	230	230	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	95759119	62	62	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	95759119	63	63	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	95759119	16	16	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	95759119	30	30	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	95759119	14	14	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	95759119	23	23	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	95759119	1027	1027	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	95759119	1969	1969	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	95759119	2141	2141	152
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	95759119	83845	83845	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	95759119	13312	13312	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	95759119	285	285	98

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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