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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	42053536	93453	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	357	357	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	25366898	98646	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	151	151	0	0
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tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	25366898	25329148	0	453
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	13620891	13620740	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	25366898	25366747	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	552	401	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	546	395	0	0
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tb.dut.u_reg_regs.rePulse	0	0	42053286	2010	0	0
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tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	357	357	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	357	357	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	357	357	0	0
tb.dut.u_reg_regs.wePulse	0	0	42053286	1578	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	151	151	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	25366898	25330786	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	25366898	25330786	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	151	151	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	25366898	25330786	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	151	151	0	0
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tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	151	151	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	25366898	25330786	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	25366898	25330786	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	151	151	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	25366898	25330786	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	151	151	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	151	151	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_en_sync.gen_flops.OutputDelay_A	0	0	25366898	25329148	0	453
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	25366898	25329148	0	453

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	42053536	0	0	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	42053536	0	0	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	42053536	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	42053536	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	42053536	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	42053536	0	0	0
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tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	42053536	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	42053536	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	42053536	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	42053536	6118	6118	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	42053536	3987	3987	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	42053536	444	444	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	42053536	3014	3014	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	42053536	3267	3267	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	42053536	39809	39809	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	42053536	1371	1371	104

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	42053536	11788	11788	0
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	42053536	3987	3987	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	42053536	444	444	0
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